一種高速真隨機(jī)數(shù)發(fā)生裝置制造方法
【專利摘要】本發(fā)明提供了一種高速真隨機(jī)數(shù)發(fā)生裝置，基于FPGA實(shí)現(xiàn)，包括主控制模塊、數(shù)字化噪聲源、起停控制模塊、數(shù)字化模塊、后處理模塊、在線實(shí)時(shí)隨機(jī)性檢測模塊、監(jiān)測信息處理模塊、位拼接處理模塊和輸出接口，上述模塊均集中在一塊單板上。本發(fā)明還包括了在數(shù)字化噪聲源中增加了控制高頻、大抖動類時(shí)鐘信號產(chǎn)生環(huán)路的閉合與斷開的開關(guān)信號，且類時(shí)鐘信號的中心振蕩頻率控制在1.5GHz至3GHz的范圍內(nèi)。本發(fā)明的優(yōu)點(diǎn)在于：保證了生成隨機(jī)數(shù)的質(zhì)量，解決了FPGA內(nèi)部生成隨機(jī)數(shù)速率低、功耗大、隨機(jī)性能不好的問題。
【專利說明】一種高速真隨機(jī)數(shù)發(fā)生裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及真隨機(jī)數(shù)領(lǐng)域，特別是一種基于FPGA的高速真隨機(jī)數(shù)發(fā)生裝置。

【背景技術(shù)】
[0002]在現(xiàn)有的真隨機(jī)數(shù)發(fā)生器中，基于現(xiàn)場可編程門陣列(FPGA)的真隨機(jī)數(shù)發(fā)生器主要是用幾個(gè)獨(dú)立高頻自由振蕩器在頻域上的演算作為采樣數(shù)據(jù)的輸入，采樣后經(jīng)過線性反饋移位寄存器的偏移糾正，再進(jìn)入真隨機(jī)數(shù)的實(shí)現(xiàn)。
[0003]其中，傳統(tǒng)方案的真隨機(jī)數(shù)發(fā)生器沒有加入實(shí)時(shí)檢測模塊，不能確保產(chǎn)生的隨機(jī)數(shù)的真隨機(jī)性。且目前基于FPGA的隨機(jī)數(shù)發(fā)生器一般會產(chǎn)生較大的功耗，隨機(jī)數(shù)產(chǎn)生速率較低。
[0004]因此，對本領(lǐng)域技術(shù)人員而言，真隨機(jī)數(shù)發(fā)生器中的FPGA內(nèi)部在工作時(shí)存在功耗大、生成隨機(jī)數(shù)速率低以及隨機(jī)性能不好的問題。


【發(fā)明內(nèi)容】

[0005]本發(fā)明提出了一種高速真隨機(jī)數(shù)發(fā)生裝置，在隨機(jī)數(shù)發(fā)生裝置中加入了在線實(shí)時(shí)隨機(jī)性檢測模塊，同時(shí)對隨機(jī)數(shù)發(fā)生裝置中數(shù)字化噪聲源產(chǎn)生的類時(shí)鐘信號進(jìn)行了改進(jìn)，可以解決在FPGA內(nèi)部生成隨機(jī)數(shù)速率低、功耗大、隨機(jī)性能不好的問題。
[0006]本發(fā)明采用以下技術(shù)方案解決上述技術(shù)問題:
[0007]—種高速真隨機(jī)數(shù)發(fā)生裝置，基于FPGA實(shí)現(xiàn)，包括主控制模塊、數(shù)字化噪聲源、起?？刂颇K、數(shù)字化模塊、后處理模塊、在線實(shí)時(shí)隨機(jī)性檢測模塊、監(jiān)測信息處理模塊、位拼接處理模塊和輸出接口，所述模塊均集成在一塊單板上。
[0008]其中，主控制模塊完成對高速真隨機(jī)數(shù)發(fā)生裝置中所有功能模塊的協(xié)調(diào)、監(jiān)測和控制；數(shù)字化噪聲源用于產(chǎn)生高頻、大抖動類時(shí)鐘信號，由起停控制模塊進(jìn)行控制；數(shù)字化模塊利用低頻、純凈時(shí)鐘對數(shù)字化噪聲源進(jìn)行采樣；采樣后的比特流進(jìn)入后處理模塊進(jìn)行修正、壓縮等處理；經(jīng)過后處理模塊輸出的比特流復(fù)制為兩路比特流，分別提供給在線實(shí)時(shí)隨機(jī)性檢測模塊和位拼接處理模塊；所述的發(fā)生裝置把能反映一個(gè)序列隨機(jī)性的幾項(xiàng)標(biāo)準(zhǔn)在FPGA內(nèi)部實(shí)現(xiàn)，做成在線實(shí)時(shí)隨機(jī)性檢測模塊，嵌入在真隨機(jī)數(shù)發(fā)生裝置中，實(shí)時(shí)檢測經(jīng)過后處理模塊輸出的比特流是否滿足系統(tǒng)隨機(jī)性的要求，如果不滿足，則將檢測結(jié)果送給監(jiān)測信息處理模塊，并根據(jù)監(jiān)測信息處理模塊的控制要求對后處理模塊中的算法進(jìn)行實(shí)時(shí)調(diào)整與適應(yīng)；位拼接處理模塊將多路I比特真隨機(jī)數(shù)流進(jìn)行位拼接和緩存等；輸出接口主要包括高速接口、低速接口和調(diào)試接口，其中，所述的高速接口包括低電壓差分信號(LVDS)接口和串行器/解串器(SER / DES)接口，所述的低速接口包括集成電路總線接口和標(biāo)準(zhǔn)串口，所述的調(diào)試接口采用通用串行總線接口。
[0009]進(jìn)一步地，所述的由數(shù)字化噪聲源產(chǎn)生的高頻、大抖動類時(shí)鐘信號的中心振蕩頻率在1.5GHz至3GHz的范圍內(nèi)。
[0010]進(jìn)一步地，所述的高頻、大抖動類時(shí)鐘信號是基于奇數(shù)個(gè)非門構(gòu)成的環(huán)路產(chǎn)生的，為了有效控制數(shù)字化噪聲源的功耗，增加了控制環(huán)路閉合、斷開的開關(guān)信號。
[0011]本發(fā)明的有益效果包括:
[0012]1、在線實(shí)時(shí)隨機(jī)性檢測模塊能進(jìn)行隨機(jī)性能實(shí)時(shí)檢測，保證生成隨機(jī)數(shù)的質(zhì)量。
[0013]2、由數(shù)字化噪聲源產(chǎn)生的高頻、大抖動類時(shí)鐘信號的中心振蕩頻率如果過低，會導(dǎo)致生成隨機(jī)數(shù)的速率降低或是生成隨機(jī)數(shù)的隨機(jī)性不能滿足要求；如果過高，則會使FPGA底層基本器件開關(guān)速度大幅度提高，導(dǎo)致局部動態(tài)功耗增大，局部溫度過高，極有可能使FPGA底層基本器件損壞。因此，高頻、大抖動類時(shí)鐘信號的中心振蕩頻率在1.5GHz至3GHz的范圍內(nèi)，既能滿足速度的要求，也不至于使FPGA受到較大的損壞。
[0014]3、增加了控制環(huán)路閉合與斷開的開關(guān)信號，可以有效控制數(shù)字化噪聲源的功耗。

【具體實(shí)施方式】
[0015]本實(shí)施例采用的一種高速真隨機(jī)數(shù)發(fā)生裝置是基于FPGA實(shí)現(xiàn)的，包括主控制模塊、數(shù)字化噪聲源、起?？刂颇K、數(shù)字化模塊、后處理模塊、在線實(shí)時(shí)隨機(jī)性檢測模塊、監(jiān)測信息處理模塊、位拼接處理模塊和輸出接口。
[0016]其中，主控制模塊完成對高速真隨機(jī)數(shù)發(fā)生裝置中所有功能模塊的協(xié)調(diào)、監(jiān)測和控制；數(shù)字化噪聲源用于產(chǎn)生高頻、大抖動類時(shí)鐘信號，由起?？刂颇K進(jìn)行控制；數(shù)字化模塊利用低頻、純凈時(shí)鐘對數(shù)字化噪聲源進(jìn)行采樣；采樣后的比特流進(jìn)入后處理模塊進(jìn)行修正、壓縮等處理；經(jīng)過后處理模塊輸出的比特流復(fù)制為兩路比特流，分別提供給在線實(shí)時(shí)隨機(jī)性檢測模塊和位拼接處理模塊；所述的發(fā)生裝置把能反映一個(gè)序列隨機(jī)性的幾項(xiàng)標(biāo)準(zhǔn)在FPGA內(nèi)部實(shí)現(xiàn)，做成在線實(shí)時(shí)隨機(jī)性檢測模塊，嵌入在真隨機(jī)數(shù)發(fā)生裝置中，實(shí)時(shí)檢測經(jīng)過后處理模塊輸出的比特流是否滿足系統(tǒng)隨機(jī)性的要求，如果不滿足，則將檢測結(jié)果送給監(jiān)測信息處理模塊，并根據(jù)監(jiān)測信息處理模塊的控制要求對后處理模塊中的算法進(jìn)行實(shí)時(shí)調(diào)整與適應(yīng)；位拼接處理模塊將多路I比特真隨機(jī)數(shù)流進(jìn)行位拼接和緩存等；輸出接口主要包括高速接口、低速接口和調(diào)試接口，其中，所述的高速接口包括低電壓差分信號(LVDS)接口和串行器/解串器(SER / DES)接口，所述的低速接口包括集成電路總線接口和標(biāo)準(zhǔn)串口，所述的調(diào)試接口采用通用串行總線接口。
[0017]所述的數(shù)字化噪聲源是通過低頻純凈時(shí)鐘采樣高頻、大抖動類時(shí)鐘信號實(shí)現(xiàn)的，這里的高頻、大抖動類時(shí)鐘信號的中心振蕩頻率尤為關(guān)鍵。如果過低，可能導(dǎo)致生成隨機(jī)數(shù)的速率降低或是生成隨機(jī)數(shù)的隨機(jī)性不能滿足要求；而過高，則會使FPGA底層基本器件開關(guān)速度大幅度提高，進(jìn)而導(dǎo)致局部動態(tài)功耗增大，局部溫度過高，極有可能使FPGA底層基本器件損壞。綜上，本發(fā)明所述的高頻、大抖動類時(shí)鐘信號的中心振蕩頻率控制在1.5GHz至3GHz的范圍內(nèi)，既能滿足速率要求，也不至于使FPGA受到較大的損壞。
[0018]由于真隨機(jī)數(shù)發(fā)生裝置的動態(tài)功耗變化范圍主要由數(shù)字化噪聲源決定，而數(shù)字化噪聲源的動態(tài)功耗主要由高頻、大抖動類時(shí)鐘信號決定，因此所述的高頻、大抖動類時(shí)鐘信號的產(chǎn)生是基于奇數(shù)個(gè)非門構(gòu)成的環(huán)路。其中，為了控制數(shù)字化噪聲源的動態(tài)功耗，增加了控制環(huán)路閉合與斷開的開關(guān)信號。
[0019]以上所述僅為本發(fā)明創(chuàng)造的較佳實(shí)施例而已，并不用以限制本發(fā)明創(chuàng)造，凡在本發(fā)明創(chuàng)造的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明創(chuàng)造的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種高速真隨機(jī)數(shù)發(fā)生裝置，基于實(shí)現(xiàn)，包括主控制模塊、數(shù)字化噪聲源、起?？刂颇K、數(shù)字化模塊、后處理模塊、在線實(shí)時(shí)隨機(jī)性檢測模塊、監(jiān)測信息處理模塊、位拼接處理模塊和輸出接口。
2.如權(quán)利要求1所述的一種高速真隨機(jī)數(shù)發(fā)生裝置，其特征在于:所述的發(fā)生裝置把能反映一個(gè)序列隨機(jī)性的幾項(xiàng)標(biāo)準(zhǔn)在內(nèi)部實(shí)現(xiàn)，做成在線實(shí)時(shí)隨機(jī)性檢測模塊，嵌入真隨機(jī)數(shù)發(fā)生裝置中，實(shí)時(shí)檢測經(jīng)過后處理模塊輸出的比特流是否滿足系統(tǒng)隨機(jī)性的要求，如果不滿足，則將檢測結(jié)果送給監(jiān)測信息處理模塊，并根據(jù)監(jiān)測信息處理模塊的控制要求對后處理模塊中的算法進(jìn)行實(shí)時(shí)調(diào)整與適應(yīng)。
3.如權(quán)利要求1所述的一種高速真隨機(jī)數(shù)發(fā)生裝置，其特征在于:所述的主控制模塊、數(shù)字化噪聲源、起停控制模塊、數(shù)字化模塊、后處理模塊、在線實(shí)時(shí)隨機(jī)性檢測模塊、監(jiān)測信息處理模塊、位拼接處理模塊和輸出接口均集成在一塊單板上。
4.如權(quán)利要求1所述的一種高速真隨機(jī)數(shù)發(fā)生裝置，數(shù)字化噪聲源用于產(chǎn)生高頻、大抖動類時(shí)鐘信號，其特征在于:所述的高頻、大抖動類時(shí)鐘信號的中心振蕩頻率在1.5如2至3(--的范圍內(nèi)。
5.如權(quán)利要求4所述的一種高速真隨機(jī)數(shù)發(fā)生裝置，其特征在于:所述的高頻、大抖動類時(shí)鐘信號是基于奇數(shù)個(gè)非門構(gòu)成的環(huán)路產(chǎn)生的，同時(shí)增加了控制環(huán)路閉合、斷開的開關(guān)信號。
【文檔編號】G06F7/58GK104461454SQ201310436728
【公開日】2015年3月25日 申請日期:2013年9月14日 優(yōu)先權(quán)日:2013年9月14日
【發(fā)明者】不公告發(fā)明人 申請人:安徽量子通信技術(shù)有限公司