訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法、裝置及系統(tǒng)的制作方法
【專(zhuān)利摘要】本發(fā)明實(shí)施例提供一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法、裝置及系統(tǒng)。該方法包括：將第一SDRAM和第二SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中，根據(jù)第一片選線和第二片選線，按照命令線輸出的命令輪流訪問(wèn)第一SDRAM和第二SDRAM中存儲(chǔ)有待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)。本發(fā)明實(shí)施例提供的同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的訪問(wèn)方法、裝置及系統(tǒng)，避免了tFAW對(duì)數(shù)據(jù)訪問(wèn)效率的影響，每個(gè)存儲(chǔ)器都能夠達(dá)到訪問(wèn)的高效率，因此顯著提高了對(duì)DDR3SDRAM組成的兵乓訪問(wèn)系統(tǒng)進(jìn)行數(shù)據(jù)訪問(wèn)的效率。
【專(zhuān)利說(shuō)明】訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法、裝置及系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明實(shí)施例涉及通信【技術(shù)領(lǐng)域】，尤其涉及一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法、裝置及系統(tǒng)。

【背景技術(shù)】
[0002]第三代雙倍數(shù)據(jù)率(double-data-rate three,簡(jiǎn)稱(chēng):DDR3)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(synchronous dynamic random access memory,簡(jiǎn)稱(chēng):DDR3SDRAM)作為目前廣泛應(yīng)用的外部存儲(chǔ)器，在成本、帶寬、功耗等領(lǐng)域都有巨大優(yōu)勢(shì)。DDR3SDRAM存儲(chǔ)體通常分為8個(gè)相互獨(dú)立的邏輯存儲(chǔ)庫(kù)(bank),每個(gè)bank分為數(shù)行(row),每行稱(chēng)之為一頁(yè)(page),每頁(yè)又分為數(shù)列，數(shù)據(jù)存儲(chǔ)在每一列(column)中。當(dāng)需要訪問(wèn)DDR3SDRAM中數(shù)據(jù)時(shí)，首先需要根據(jù)數(shù)據(jù)所在的Bank地址和Row地址打開(kāi)一個(gè)Page，例如Pagel，然后根據(jù)數(shù)據(jù)所在的列地址讀取數(shù)據(jù)，當(dāng)需要讀取同一 Bank中另一 Page,例如Page2內(nèi)的數(shù)據(jù)時(shí),需要在打開(kāi)Pagel后間隔行循環(huán)時(shí)間(time of row cycling,簡(jiǎn)稱(chēng)tRC)后才能打開(kāi)Page2,然后再讀取Page2中數(shù)據(jù)。DDR3SDRAM的訪問(wèn)命令需要滿(mǎn)足各個(gè)時(shí)序參數(shù)，包括tRRD、tRC、tFAW及tRFC等的要求，這些參數(shù)都是DDR3SDRAM芯片的固有屬性。tRRD指打開(kāi)不同Bank的兩次激活命令(activate,以下簡(jiǎn)稱(chēng):ACT)命令之間所需滿(mǎn)足的延時(shí)；tRC指打開(kāi)同一 Bank的兩次ACT命令之間所需等待的時(shí)間；tFAW指訪問(wèn)4個(gè)Bank的窗口期，比如已經(jīng)打開(kāi)過(guò)Bank a、b、C、d共4個(gè)Bank，不管它們是否關(guān)閉，訪問(wèn)另外的Bank e的時(shí)間tl，與打開(kāi)Bank a的時(shí)間t0,要滿(mǎn)足tl-t0>=tFAW ；tRFC指DDR3SDRAM —次刷新所占的時(shí)間。
[0003]DDR3SDRAM的訪問(wèn)要碰到多種延遲等待，每次訪問(wèn)的有效數(shù)據(jù)時(shí)間除以包括等待開(kāi)銷(xiāo)在內(nèi)的總時(shí)間，就是訪問(wèn)的效率。如果對(duì)DDR3SDRAM進(jìn)行查表操作，單次訪問(wèn)數(shù)據(jù)短且等待開(kāi)銷(xiāo)大，則效率低，而過(guò)低的效率導(dǎo)致帶寬不足，極大地限制了 DDR3SDRAM的應(yīng)用。
[0004]為了 DDR3SDRAM的訪問(wèn)效率，可以采用Bank復(fù)制加單突發(fā)訪問(wèn)的方式對(duì)DDR3SDRAM進(jìn)行查表操作，首先是將存儲(chǔ)于一 Bank中的表進(jìn)行復(fù)制并分別存儲(chǔ)于其他Bank中，然后在多個(gè)存儲(chǔ)表的Bank中循環(huán)順序訪問(wèn)。DDR3SDRAM通常采用長(zhǎng)度為8bit (必特)的突發(fā)式訪問(wèn)，對(duì)于寬度為16，頻率為800MHz的DDR3SDRAM，一次突發(fā)訪問(wèn)的數(shù)據(jù)傳輸時(shí)間(time of Burst Length8,簡(jiǎn)稱(chēng)tBL8)為4個(gè)時(shí)鐘周期，即tBL8=4T, T表不一個(gè)時(shí)鐘周期，tFAff占用32個(gè)時(shí)鐘周期，即tFAW=32T，如果采用Bank復(fù)制加單突發(fā)訪問(wèn)的方式進(jìn)行隨機(jī)查表操作，不考慮tRFC的影響，tFAW時(shí)間內(nèi)至多訪問(wèn)4個(gè)Bank，則數(shù)據(jù)訪問(wèn)的效率為四次突發(fā)占用的時(shí)鐘周期(4*tBL8)與tFAW占用的時(shí)鐘周期的比值，即4*tBL8/tFAff=16T/32T=50%,由此可見(jiàn)，效率仍然較低。


【發(fā)明內(nèi)容】

[0005]本發(fā)明實(shí)施例提供一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法、裝置及系統(tǒng)，以提高兵乓訪問(wèn)系統(tǒng)在隨機(jī)查表操作時(shí)的訪問(wèn)效率。
[0006]第一方面，本發(fā)明實(shí)施例提供一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器SDRAM的方法，用于由第一 SDRAM和第二 SDRAM組成的乒乓訪問(wèn)系統(tǒng)中，所述第一 SDRAM與第二 SDRAM共享時(shí)鐘線、地址線和命令線；所述第一 SDRAM獨(dú)享第一數(shù)據(jù)線、第一片選線、第一數(shù)據(jù)選通線和第一數(shù)據(jù)掩碼總線；所述第二 SDRAM獨(dú)享第二數(shù)據(jù)線、第二片選線、第二數(shù)據(jù)選通線和第二數(shù)據(jù)掩碼總線；
[0007]所述訪問(wèn)方法包括:
[0008]將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中；
[0009]其中，所述第一 SDRAM和所述第二 SDRAM分別包括多個(gè)邏輯存儲(chǔ)庫(kù)；
[0010]根據(jù)所述第一片選線和第二片選線，按照所述命令線輸出的命令輪流訪問(wèn)所述第一 SDRAM和所述第二 SDRAM中存儲(chǔ)有所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)；
[0011]其中，所述第一片選線、所述第二片選線和所述命令線的輸出以所述時(shí)鐘線輸出的八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期；每八個(gè)時(shí)鐘周期T1-T8內(nèi)，所述第一片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；所述第二片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；所述命令線輸出的命令滿(mǎn)足如下時(shí)序:T1輸出打開(kāi)命令，T2輸出讀取命令，T3輸出打開(kāi)命令，T4輸出讀取命令，T5無(wú)輸出，T6輸出讀后自動(dòng)關(guān)閉命令，T7無(wú)輸出，T8輸出讀后自動(dòng)關(guān)閉命令。
[0012]在第一方面的第一種可能的實(shí)施方式中，所述打開(kāi)命令用于打開(kāi)所述地址線輸出地址對(duì)應(yīng)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述讀取命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第一突發(fā)數(shù)據(jù)，所述讀后自動(dòng)關(guān)閉命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第二突發(fā)數(shù)據(jù)后將所述邏輯存儲(chǔ)庫(kù)關(guān)閉。
[0013]結(jié)合第一方面或第一方面的第一種可能的實(shí)施方式中，在第一方面的第二種可能的實(shí)施方式中，所述將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，還包括:
[0014]獲取打開(kāi)同一個(gè)邏輯存儲(chǔ)庫(kù)的時(shí)間間隔參數(shù)和時(shí)鐘周期，根據(jù)所述時(shí)間間隔參數(shù)和時(shí)鐘周期確定存儲(chǔ)所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)的數(shù)量。
[0015]結(jié)合第一方面或第一方面的第一種可能的實(shí)施方式中，在第一方面的第三種可能的實(shí)施方式中，將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，還包括:
[0016]根據(jù)所述待訪問(wèn)數(shù)據(jù)的容量確定所述邏輯存儲(chǔ)庫(kù)的容量；
[0017]根據(jù)所述表項(xiàng)的容量分別確定通過(guò)所述讀取命令讀取的第一突發(fā)數(shù)據(jù)的容量和通過(guò)所述讀后自動(dòng)關(guān)閉命令讀取的第二突發(fā)數(shù)據(jù)的容量。
[0018]第二方面，本發(fā)明實(shí)施例提供一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器SDRAM的裝置，用于由第一 SDRAM和第二 SDRAM組成的乒乓訪問(wèn)系統(tǒng)中，所述第一 SDRAM與第二 SDRAM共享時(shí)鐘線、地址線和命令線；所述第一 SDRAM獨(dú)享第一數(shù)據(jù)線、第一片選線、第一數(shù)據(jù)選通線和第一數(shù)據(jù)掩碼總線；所述第二 SDRAM獨(dú)享第二數(shù)據(jù)線、第二片選線、第二數(shù)據(jù)選通線和第二數(shù)據(jù)掩碼總線；
[0019]所述訪問(wèn)裝置包括:
[0020]復(fù)制模塊，用于將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中；
[0021]其中，所述第一 SDRAM和所述第二 SDRAM分別包括多個(gè)邏輯存儲(chǔ)庫(kù)；
[0022]訪問(wèn)模塊，用于根據(jù)所述第一片選線和第二片選線，按照所述命令線輸出的命令輪流訪問(wèn)所述第一 SDRAM和所述第二 SDRAM中存儲(chǔ)有所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)；
[0023]其中，所述第一片選線、所述第二片選線和所述命令線的輸出以所述時(shí)鐘線輸出的八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期；每八個(gè)時(shí)鐘周期T1-T8內(nèi)，所述第一片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；所述第二片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；所述命令線輸出的命令滿(mǎn)足如下時(shí)序:T1輸出打開(kāi)命令，T2輸出讀取命令，T3輸出打開(kāi)命令，T4輸出讀取命令，T5無(wú)輸出，T6輸出讀后自動(dòng)關(guān)閉命令，T7無(wú)輸出，T8輸出讀后自動(dòng)關(guān)閉命令。
[0024]在第二方面的第一種可能的實(shí)施方式中，所述打開(kāi)命令用于打開(kāi)所述地址線輸出地址對(duì)應(yīng)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述讀取命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第一突發(fā)數(shù)據(jù)，所述讀后自動(dòng)關(guān)閉命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第二突發(fā)數(shù)據(jù)后將所述邏輯存儲(chǔ)庫(kù)關(guān)閉。
[0025]結(jié)合第二方面或第二方面的第一種可能的實(shí)施方式，在第二方面的第二種可能的實(shí)施方式中，還包括:
[0026]第一處理模塊,用于在所述復(fù)制模塊將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，獲取打開(kāi)同一個(gè)邏輯存儲(chǔ)庫(kù)的時(shí)間間隔參數(shù)和時(shí)鐘周期，根據(jù)所述時(shí)間間隔參數(shù)和時(shí)鐘周期確定存儲(chǔ)所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)的數(shù)量。
[0027]結(jié)合第二方面或第二方面的第一種可能的實(shí)施方式，在第二方面的第三種可能的實(shí)施方式中，還包括:
[0028]第二處理模塊，用于在所述復(fù)制模塊將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，根據(jù)所述待訪問(wèn)數(shù)據(jù)的容量確定所述邏輯存儲(chǔ)庫(kù)的容量；
[0029]根據(jù)所述表項(xiàng)的容量分別確定通過(guò)所述讀取命令讀取的第一突發(fā)數(shù)據(jù)的容量和通過(guò)所述讀后自動(dòng)關(guān)閉命令讀取的第二突發(fā)數(shù)據(jù)的容量。
[0030]第三方面，本實(shí)施例提供一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器SDRAM的系統(tǒng)，包括第一 SDRAM、第二 SDRAM和控制芯片，所述控制芯片通過(guò)時(shí)鐘線地址線和命令線，以及第一片選線、第一數(shù)據(jù)線、第一數(shù)據(jù)選通線和第一數(shù)據(jù)掩碼總線控制并訪問(wèn)所述第一 SDRAM ;所述控制芯片通過(guò)所述時(shí)鐘線、所述地址線和所述命令線，以及第二片選線、第二數(shù)據(jù)線、第二數(shù)據(jù)選通線和第二數(shù)據(jù)掩碼總線控制并訪問(wèn)第二 SDRAM ；
[0031]其中，所述第一 SDRAM和所述第二 SDRAM分別包括多個(gè)邏輯存儲(chǔ)庫(kù)；
[0032]所述控制芯片，用于將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中；根據(jù)所述第一片選線和第二片選線，按照所述命令線輸出的命令輪流訪問(wèn)所述第一 SDRAM和所述第二 SDRAM中存儲(chǔ)有所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)；
[0033]其中，所述第一片選線、所述第二片選線和所述命令線的輸出以所述時(shí)鐘線輸出的八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期；每八個(gè)時(shí)鐘周期T1-T8內(nèi)，所述控制芯片向所述第一片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；所述控制芯片向所述第二片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；所述控制芯片向所述命令線輸出的命令滿(mǎn)足如下時(shí)序:T1輸出打開(kāi)命令，T2輸出讀取命令，T3輸出打開(kāi)命令，T4輸出讀取命令，T5無(wú)輸出，T6輸出讀后自動(dòng)關(guān)閉命令，T7無(wú)輸出，T8輸出讀后自動(dòng)關(guān)閉命令。
[0034]在第三方面的第一種可能的實(shí)施方式中，所述控制芯片，還用于向所述地址線輸出地址；
[0035]所述打開(kāi)命令用于打開(kāi)所述地址對(duì)應(yīng)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述讀取命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址指定的列中讀取第一突發(fā)數(shù)據(jù)，所述讀后自動(dòng)關(guān)閉命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址指定的列中讀取第二突發(fā)數(shù)據(jù)后將所述邏輯存儲(chǔ)庫(kù)關(guān)閉。
[0036]本實(shí)施例提供的訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法、裝置及系統(tǒng)，通過(guò)控制片選線和命令線，對(duì)第一 SDRAM和第二 SDRAM進(jìn)行循環(huán)順序訪問(wèn)，訪問(wèn)時(shí)使用Bank復(fù)制加雙突發(fā)的訪問(wèn)方式進(jìn)行訪問(wèn)，避免了 tFAW對(duì)數(shù)據(jù)訪問(wèn)效率的影響，每個(gè)存儲(chǔ)器都能夠達(dá)到訪問(wèn)的高效率，因此顯著提高了對(duì)DDR3SDRAM組成的兵乓訪問(wèn)系統(tǒng)進(jìn)行數(shù)據(jù)訪問(wèn)的效率。而且在擴(kuò)展上相比獨(dú)立的雙片查找，在提供相同查找性能的情況下，還可降低管腳占用，減少對(duì)控制芯片的管腳消耗，很好的滿(mǎn)足了高速查表應(yīng)用的需求。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0037]為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0038]圖1為兵乓訪問(wèn)系統(tǒng)硬件結(jié)構(gòu)示意圖；
[0039]圖2為本發(fā)明實(shí)施例提供的一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法流程圖；
[0040]圖3為本發(fā)明實(shí)施例提供的一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的訪問(wèn)時(shí)序圖；
[0041]圖4為本發(fā)明實(shí)施例提供的一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的裝置結(jié)構(gòu)示意圖；
[0042]圖5為本發(fā)明實(shí)施例提供的一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的系統(tǒng)結(jié)構(gòu)示意圖；
[0043]圖6為本發(fā)明實(shí)施例提供的另一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的系統(tǒng)結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0044]為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0045]圖1為本發(fā)明實(shí)施例提供的同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器兵乓訪問(wèn)系統(tǒng)硬件結(jié)構(gòu)示意圖，如圖1所示，包括控制芯片，DDR3SDRAM0和DDR3SDRAM1 ;其中，所述控制芯片通過(guò)時(shí)鐘線(CK)、地址線(ADDR)和命令線(CMD)，以及片選線(CS0)、數(shù)據(jù)線(DQ0)、數(shù)據(jù)選通線(DQSO)和數(shù)據(jù)掩碼總線(DMO)控制并訪問(wèn)DDR3SDRAM0 ;通過(guò)所述時(shí)鐘線(CK)、所述地址線(ADDR)和所述命令線(CMD)，以及片選線(CS1)、數(shù)據(jù)線(DQ1)、數(shù)據(jù)選通線(DQSl)和數(shù)據(jù)掩碼總線(DMl)控制并訪問(wèn)DDR3SDRAM1 ;也就是說(shuō)，DDR3SDRAM0和DDR3SDRAM1共享所述時(shí)鐘線(CK)、所述地址線(ADDR)和所述命令線(CMD)，DDR3SDRAM0獨(dú)享所述CS0、所述DQOjjf述DQSO和所述DM0，DDR3SDRAM1獨(dú)享所述CS1、所述DQ1、所述DQSl和所述數(shù)據(jù)掩碼總線DMl0其中，DDR3SDRAM0和DDR3SDRAM1完全相同，存儲(chǔ)數(shù)據(jù)的位置也是相同的。所述控制芯片可以是通用處理器，包括中央處理器(Central Processing Unit,簡(jiǎn)稱(chēng)CPU)、網(wǎng)絡(luò)處理器(Network Processor,簡(jiǎn)稱(chēng)NP)等；還可以是數(shù)字信號(hào)處理器(DSP)、專(zhuān)用集成電路(ASIC)、現(xiàn)成可編程門(mén)陣列(FPGA)或者其他可編程邏輯器件、分立門(mén)或者晶體管邏輯器件、分立硬件組件。
[0046]基于上述圖1所示的乒乓訪問(wèn)系統(tǒng)，圖2為本發(fā)明實(shí)施例提供的一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法流程圖，如圖2所示，所述方法可以包括:
[0047]S101、將第一 SDRAM和第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中。
[0048]本發(fā)明實(shí)施例中，所述訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法由本發(fā)明圖1所示的控制芯片執(zhí)行。
[0049]其中，第一SDRAM (圖1 中 DDR3SDRAM0)和第二 SDRAM (圖1 中 DDR3SDRAM1)分別包括多個(gè)邏輯存儲(chǔ)庫(kù)，例如分別包括8個(gè)邏輯存儲(chǔ)庫(kù)，每個(gè)邏輯存儲(chǔ)庫(kù)包括多個(gè)頁(yè)，待訪問(wèn)數(shù)據(jù)包括多個(gè)表項(xiàng)。
[0050]本實(shí)施例中的第一 SDRAM或第二 SDRAM為DDR3SDRAM，DDR3SDRAM通常包括8個(gè)獨(dú)立的bank，有Bank編號(hào)，從BankO到Bank7 ;每個(gè)Bank的容量相同，例如一個(gè)DDR3SDRAM的容量為2Gbit，則該DDR3SDRAM中每一個(gè)Bank的容量均為256Mbit。
[0051]當(dāng)待訪問(wèn)數(shù)據(jù),例如,一個(gè)待查找表的容量小于一個(gè)Bank的容量時(shí),該待訪問(wèn)數(shù)據(jù)可以存儲(chǔ)于一個(gè)獨(dú)立的Bank中。具體來(lái)說(shuō)，將第一 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到所述第一 SDRAM其他多個(gè)邏輯存儲(chǔ)庫(kù)中，將第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到所述第二 SDRAM其他多個(gè)邏輯存儲(chǔ)庫(kù)中，兩者可以同時(shí)進(jìn)行，也可以分開(kāi)進(jìn)行，此處對(duì)順序不做限制。
[0052]對(duì)第一 SDRAM或第二 SDRAM進(jìn)行Bank復(fù)制的過(guò)程如下:根據(jù)DDR3SDRAM規(guī)格的不同，將存儲(chǔ)于一個(gè)獨(dú)立Bank中的待訪問(wèn)數(shù)據(jù)復(fù)制到該DDR3SDRAM的其他多個(gè)Bank中，Bank復(fù)制的數(shù)量根據(jù)該DDR3SDRAM規(guī)格的不同有所區(qū)別。DDR3SDRAM的每個(gè)Bank中包括多個(gè)Page,每個(gè)Page中包括多個(gè)列，待訪問(wèn)數(shù)據(jù)隨機(jī)存儲(chǔ)于一個(gè)Bank的一列或多列中。
[0053]S102、根據(jù)第一片選線和第二片選線，按照命令線輸出的命令輪流訪問(wèn)第一 SDRAM和第二 SDRAM中存儲(chǔ)有待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)；
[0054]其中，第一片選線(圖1中CS0)、第二片選線(圖1中CSl)和命令線(圖1中CMD)的輸出以時(shí)鐘線輸出的八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期；每八個(gè)時(shí)鐘周期T1-T8內(nèi)，第一片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；第二片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；命令線輸出的命令滿(mǎn)足如下時(shí)序=Tl輸出打開(kāi)(ACT)命令，T2輸出讀取(read，簡(jiǎn)稱(chēng):RD)命令，T3輸出ACT命令，T4輸出RD命令，T5無(wú)輸出，T6輸出讀后自動(dòng)關(guān)閉(read with Auto-precharge,簡(jiǎn)稱(chēng):RDAP)命令，T7無(wú)輸出，T8輸出RDAP命令。
[0055]其中，ACT命令用于打開(kāi)地址線輸出地址對(duì)應(yīng)的邏輯存儲(chǔ)庫(kù)的頁(yè)，RD命令用于在已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，地址線輸出地址指定的列中讀取第一突發(fā)數(shù)據(jù)，RDAP命令用于在已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，地址線輸出地址指定的列中讀取第二突發(fā)數(shù)據(jù)后將邏輯存儲(chǔ)庫(kù)關(guān)閉。
[0056]本實(shí)施例中，對(duì)第一 SDRAM和第二 SDRAM采用Bank復(fù)制加雙突發(fā)訪問(wèn)方式讀取數(shù)據(jù)。雙突發(fā)訪問(wèn)方式就是打開(kāi)一個(gè)Bank中的一個(gè)Page，讀取兩次突發(fā)數(shù)據(jù)后關(guān)閉該P(yáng)age ；具體地，通過(guò)ACT命令打開(kāi)地址線輸出地址對(duì)應(yīng)的一個(gè)Bank中的一個(gè)Page，然后通過(guò)RD命令在已打開(kāi)的Page中讀取一次突發(fā)數(shù)據(jù)，再通過(guò)RDAP命令在已打開(kāi)的Page中讀取第二次突發(fā)數(shù)據(jù)后關(guān)閉該Bank。具體地，通過(guò)第一片選線和第二片選線輸出的信號(hào)，控制第一SDRAM或第二 SDRAM有效，并通過(guò)命令線輸出的命令對(duì)第一 SDRAM和第二 SDRAM輪流進(jìn)行雙關(guān)發(fā)訪問(wèn)。
[0057]舉例來(lái)說(shuō)，結(jié)合圖1所示，每個(gè)訪問(wèn)周期(也即8個(gè)時(shí)鐘周期T1-T8)內(nèi)，
[0058]所述控制芯片向第一片選線(CSO)輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；
[0059]所述控制芯片向第二片選線(CSl)輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；
[0060]所述控制芯片向命令線(CMD)輸出的命令滿(mǎn)足如下時(shí)序:T1輸出打開(kāi)ACT命令，T2輸出讀取RD命令，T3輸出打開(kāi)ACT命令，T4輸出讀取RD命令，T5無(wú)輸出，T6輸出讀后自動(dòng)關(guān)閉RDAP命令，T7無(wú)輸出，T8輸出讀后自動(dòng)關(guān)閉RDAP命令。
[0061]由于第一 SDRAM和第二 SDRAM共享地址線ADDR，因此每個(gè)訪問(wèn)周期內(nèi)，根據(jù)ADDR輸出的地址，訪問(wèn)第一 SDRAM或第二 SDRAM中該ADDR輸出的地址對(duì)應(yīng)的數(shù)據(jù)，數(shù)據(jù)線用于輸出突發(fā)數(shù)據(jù)，數(shù)據(jù)選通線是數(shù)據(jù)的隨路時(shí)鐘，數(shù)據(jù)掩碼總線是數(shù)據(jù)的掩碼。示意性地，例如所述控制芯片向地址線ADDR輸出地址Bank0+Rowl+Column2，則具體來(lái)說(shuō)，
[0062]Tl:CS0輸出的信號(hào)有效，CSl輸出的信號(hào)無(wú)效，CMD輸出的ACT命令打開(kāi)第一SDRAM 的 BankO 中 Rowl;
[0063]T2 =CSO輸出的信號(hào)有效，CSl輸出的信號(hào)無(wú)效，CMD輸出的RD命令在第一 SDRAM的BankO的Rowl的Column2中讀取第一突發(fā)數(shù)據(jù)；
[0064]T3:CS0輸出的信號(hào)無(wú)效，CSl輸出的信號(hào)有效，CMD輸出的ACT命令打開(kāi)第二SDRAM 的 BankO 中 Rowl;
[0065]T4 =CSO輸出的信號(hào)無(wú)效，CSl輸出的信號(hào)有效，CMD輸出的RD命令在第二 SDRAM的BankO的Rowl的Column2中讀取第一突發(fā)數(shù)據(jù)；
[0066]T5 =CSO輸出的信號(hào)無(wú)效，CSl輸出的信號(hào)無(wú)效，CMD無(wú)輸出；
[0067]T6 =CSO輸出的信號(hào)有效，CSl輸出的信號(hào)無(wú)效，CMD輸出的RDAP命令在第一 SDRAM的BankO的Rowl的Column2中讀取第二突發(fā)數(shù)據(jù)；
[0068]T7 =CSO輸出的信號(hào)無(wú)效，CSl輸出的信號(hào)無(wú)效，CMD無(wú)輸出；
[0069]T8:CSO輸出的信號(hào)無(wú)效，CSl輸出的信號(hào)有效，CMD輸出的RDAP命令在第二 SDRAM的BankO的Rowl的Column2中讀取第二突發(fā)數(shù)據(jù)；
[0070]這樣每個(gè)訪問(wèn)周期，即8個(gè)時(shí)鐘周期內(nèi)，共發(fā)送6個(gè)命令，可以分別對(duì)第一 SDRAM和第二 SDRAM進(jìn)行2次突發(fā)訪問(wèn)，共進(jìn)行4次突發(fā)訪問(wèn)。
[0071]進(jìn)一步地，根據(jù)DDR3SDRAM規(guī)格的不同，將待訪問(wèn)數(shù)據(jù)，例如待查找表，復(fù)制到了多個(gè)Bank中,本步驟中按照預(yù)設(shè)的順序依次讀取多個(gè)Bank中的數(shù)據(jù),從而減小tFAW影響。該預(yù)設(shè)的順序可以為:按照Bank編號(hào)由小到大的順序依次循環(huán)讀取每一 Bank中的數(shù)據(jù)，例如:待查找表經(jīng)復(fù)制后存儲(chǔ)于BankO至Bank4共5個(gè)Bank中，則讀取順序依次為BankO、BankU Bank2、Bank3、Bank4、BankO…。首先打開(kāi)BankO中的PageO,通過(guò)讀取命令讀取第一突發(fā)數(shù)據(jù)，再通過(guò)讀后自動(dòng)關(guān)閉命令讀取第二突發(fā)數(shù)據(jù)并關(guān)閉BankO中的PageO，第一突發(fā)數(shù)據(jù)和第二突發(fā)數(shù)據(jù)為待查找表中的待查找表項(xiàng)A，然后打開(kāi)Bankl中的Pagel，通過(guò)讀取命令讀取第三突發(fā)數(shù)據(jù)，再通過(guò)讀后自動(dòng)關(guān)閉命令讀取第四突發(fā)數(shù)據(jù)并關(guān)閉Bankl中的Pagel，第三突發(fā)數(shù)據(jù)和第四突發(fā)數(shù)據(jù)為待查找表中的待查找表項(xiàng)B，依次順序讀取待查找表中的表項(xiàng)直至完成查表操作。
[0072]DDR3SDRAM采用長(zhǎng)度為8bit的突發(fā)式訪問(wèn)，對(duì)于寬度為16，頻率為800MHz的DDR3SDRAM，一次突發(fā)訪問(wèn)的數(shù)據(jù)傳輸時(shí)間為4個(gè)時(shí)鐘周期，即tBL8=4T，T表示一個(gè)時(shí)鐘周期，tFAW占用32個(gè)時(shí)鐘周期，即tFAW=32T。本實(shí)施例中，對(duì)第一 SDRAM和第二 SDRAM都采用Bank復(fù)制加雙突發(fā)訪問(wèn)的方式對(duì)進(jìn)行訪問(wèn)，打開(kāi)每一 Bank后的進(jìn)行兩次突發(fā)訪問(wèn)，兩次突發(fā)訪問(wèn)的數(shù)據(jù)傳輸時(shí)間為2XtBL8，即8個(gè)時(shí)鐘周期，這樣打開(kāi)4個(gè)Bank并讀取數(shù)據(jù)后，數(shù)據(jù)傳輸共占用4X (2XtBL8)，即32個(gè)時(shí)鐘周期；在不考慮tRFC影響的情況下，數(shù)據(jù)訪問(wèn)效率為4X (2XtBL8) /tFAff=4X (2X4T)/32T=100%。相比于Bank復(fù)制加單突發(fā)訪問(wèn)方式的數(shù)據(jù)訪問(wèn)效率提高了一倍。
[0073]本實(shí)施例提供的同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的訪問(wèn)方法，在兵乓訪問(wèn)系統(tǒng)中，通過(guò)控制片選線和命令線，對(duì)第一 SDRAM和第二 SDRAM進(jìn)行循環(huán)順序訪問(wèn)，訪問(wèn)時(shí)使用Bank復(fù)制加雙突發(fā)的訪問(wèn)方式進(jìn)行訪問(wèn)，避免了 tFAW對(duì)數(shù)據(jù)訪問(wèn)效率的影響，每個(gè)存儲(chǔ)器都能夠達(dá)到訪問(wèn)的高效率，因此顯著提高了對(duì)DDR3SDRAM組成的兵乓訪問(wèn)系統(tǒng)進(jìn)行數(shù)據(jù)訪問(wèn)的效率。而且在擴(kuò)展上相比獨(dú)立的雙片查找，在提供相同查找性能的情況下，還可降低管腳占用，減少對(duì)控制芯片的管腳消耗，很好的滿(mǎn)足了高速查表應(yīng)用的需求。
[0074]進(jìn)一步地，在進(jìn)行Bank復(fù)制之前，還包括:
[0075]獲取打開(kāi)同一個(gè)邏輯存儲(chǔ)庫(kù)的時(shí)間間隔參數(shù)和時(shí)鐘周期，根據(jù)時(shí)間間隔參數(shù)和時(shí)鐘周期確定存儲(chǔ)待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)的數(shù)量。
[0076]具體地，由于tRC的影響，打開(kāi)第四個(gè)Bank后可能不能繼續(xù)打開(kāi)第一個(gè)Bank，而需要打開(kāi)第五個(gè)Bank。因此,在進(jìn)行Bank復(fù)制時(shí)需要判斷需要進(jìn)行Bank復(fù)制的Bank數(shù)量。由于在一個(gè)Bank中進(jìn)行雙突發(fā)訪問(wèn)的數(shù)據(jù)傳輸時(shí)間共占用8個(gè)時(shí)鐘周期，因此，取不小于tRC/8的整數(shù)Z為總共需要參與數(shù)據(jù)讀取的Bank，即讀取第一個(gè)Bank開(kāi)始到讀取完第Z個(gè)Bank后，由于經(jīng)歷的時(shí)間不小于tRC,可以再次讀取第一個(gè)Bank。因此,在采用Bank復(fù)制加雙突發(fā)訪問(wèn)對(duì)DDR3SDRAM進(jìn)行隨機(jī)查表操作時(shí)，最少需要復(fù)制的Bank數(shù)量為(Z-1 )，即不小于(tRC/8-l)的整數(shù)。通過(guò)對(duì)tRC的判斷確定Bank復(fù)制的數(shù)量，可以在確保數(shù)據(jù)訪問(wèn)效率的前提下，避免復(fù)制過(guò)多的待訪問(wèn)數(shù)據(jù)到空余的Bank中，從而可以節(jié)約系統(tǒng)資源。
[0077]進(jìn)一步地,在進(jìn)行Bank復(fù)制之前,還包括:
[0078]根據(jù)待訪問(wèn)數(shù)據(jù)的容量確定邏輯存儲(chǔ)庫(kù)的容量；
[0079]根據(jù)表項(xiàng)的容量分別確定通過(guò)讀取命令讀取的第一突發(fā)數(shù)據(jù)的容量和通過(guò)讀后自動(dòng)關(guān)閉命令讀取的第二突發(fā)數(shù)據(jù)的容量。
[0080]具體地，由于本發(fā)明提供的同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的訪問(wèn)方法中，當(dāng)待訪問(wèn)數(shù)據(jù)的容量不大于一個(gè)Bank的容量，并且待訪問(wèn)數(shù)據(jù)中一個(gè)表項(xiàng)需要通過(guò)兩次突發(fā)才能讀取時(shí)，才能夠顯著提高數(shù)據(jù)訪問(wèn)效率。因此，在使用本發(fā)明提供的存儲(chǔ)器隨機(jī)查表方法對(duì)DDR3SDRAM進(jìn)行隨機(jī)查表之前，首先需要對(duì)待訪問(wèn)數(shù)據(jù)的容量和表項(xiàng)的容量進(jìn)行判斷，選擇適合規(guī)格的DDR3SDRAM。DDR3SDRAM分為寬度為8和寬度為16兩種，其中寬度為8的DDR3SDRAM—次突發(fā)可以讀取64bit的數(shù)據(jù)，寬度為16的DDR3SDRAM—次突發(fā)可以讀取128bit的數(shù)據(jù)，因此，當(dāng)待訪問(wèn)數(shù)據(jù)中的每一表項(xiàng)容量為64bit至128bit時(shí)，選擇寬度為8的DDR3SDRAM，當(dāng)待訪問(wèn)數(shù)據(jù)中的每一表項(xiàng)容量為128bit至256bit時(shí)，選擇寬度為16的DDR3SDRAM,則采用本發(fā)明Bank復(fù)制加雙突發(fā)的訪問(wèn)方式對(duì)DDR3SDRAM進(jìn)行隨機(jī)查表可以提高數(shù)據(jù)訪問(wèn)效率。同時(shí)，DDR3SDRAM分為8個(gè)獨(dú)立的Bank，每個(gè)Bank的容量相同，因此選擇每一Bank的容量大于待訪問(wèn)數(shù)據(jù)的DDR3SDRAM，則采用本發(fā)明Bank復(fù)制加雙突發(fā)的訪問(wèn)方式對(duì)DDR3SDRAM進(jìn)行隨機(jī)查表可以提高數(shù)據(jù)訪問(wèn)效率。
[0081]下面采用一個(gè)具體的實(shí)施例，結(jié)合訪問(wèn)時(shí)序圖對(duì)上述圖2所示的方法進(jìn)行詳細(xì)說(shuō)明。
[0082]圖3為本發(fā)明實(shí)施例提供的一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的訪問(wèn)時(shí)序圖，如圖3所示，其中:
[0083]CLK表示系統(tǒng)時(shí)鐘周期，CMD表示命令時(shí)序，BA表示讀取數(shù)據(jù)的位置，以Bank編號(hào)來(lái)表示，tRRD為打開(kāi)不同Bank的兩次ACT命令之間所需滿(mǎn)足的延時(shí)，如圖3即為打開(kāi)BankO與Bankl的兩次ACT命令之間所需滿(mǎn)足的延時(shí)。tFAW為訪問(wèn)4個(gè)Bank的窗口期，DQ_0和DQ_1代表數(shù)據(jù)線，CS_N_0和CS_N_1代表片選線。如圖3，訪問(wèn)的具體過(guò)程為:
[0084]首先，對(duì)于DDR3SDRAM0和DDR3SDRAM1分別進(jìn)行Bank復(fù)制，將存儲(chǔ)于BankO中的表進(jìn)行復(fù)制，并分別存儲(chǔ)于其他Bank中，復(fù)制后其他Bank存儲(chǔ)的表中相同的表項(xiàng)的地址僅有Bank地址不同，Row地址和行地址均相同。進(jìn)行完Bank復(fù)制后，進(jìn)行數(shù)據(jù)讀取。其中，DDR3SDRAM0和DDR3SDRAM1完全相同，存儲(chǔ)數(shù)據(jù)的位置也是相同的。
[0085]進(jìn)行數(shù)據(jù)讀取的過(guò)程為:例如先從BankO中讀取數(shù)據(jù)，若第一次需要讀取的表項(xiàng)A存儲(chǔ)于BankO中的PageO中，首先DDR3SDRAM0片選保持兩個(gè)時(shí)鐘周期有效，發(fā)送ACT命令打開(kāi)BankO中的PageO，一個(gè)時(shí)鐘周期后，發(fā)送RD命令讀取數(shù)據(jù)Al ;接著DDR3SDRAM1片選保持兩個(gè)時(shí)鐘周期有效，發(fā)送ACT命令打開(kāi)BankO中的PageO，一個(gè)時(shí)鐘周期后，發(fā)送RD命令讀取數(shù)據(jù)Al ;在DDR3SDRAM0滿(mǎn)足t(XD(S卩圖示4ck)時(shí)間后，即就是在接著的一個(gè)周期之后，將DDR3SDRAM0片選保持有效，發(fā)送RDAP命令讀取數(shù)據(jù)A2并將BankO關(guān)閉；在DDR3SDRAM1滿(mǎn)足t(XD(即圖示4ck)時(shí)間后，即就是在接著的一個(gè)周期之后，將DDR3SDRAM1片選保持有效，發(fā)送RDAP命令讀取數(shù)據(jù)A2并將BankO關(guān)閉。再加上兩個(gè)無(wú)效的時(shí)鐘周期，這樣八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期，共發(fā)送六個(gè)命令，接著再以同樣的過(guò)程循環(huán)訪問(wèn)Bankl、Bank2、……，在數(shù)據(jù)總線上，能夠達(dá)到滿(mǎn)帶寬的效果。
[0086]圖4為本發(fā)明實(shí)施例提供的一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的裝置結(jié)構(gòu)示意圖，所述裝置40用于由第一 SDRAM和第二 SDRAM組成的乒乓訪問(wèn)系統(tǒng)中，第一 SDRAM和第二SDRAM 共享 CK、ADDR 和 CMD，第一 SDRAM 獨(dú)享 DQO、CSO、DQSO 和 DMO，第二 SDRAM 獨(dú)享 DQl、CSUDQS1和DM1。如圖4所示，所述裝置可以包括:復(fù)制模塊10和訪問(wèn)模塊11，其中，復(fù)制模塊10用于將第一 SDRAM和第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中。其中，第一 SDRAM或第二 SDRAM包括多個(gè)邏輯存儲(chǔ)庫(kù)，每個(gè)邏輯存儲(chǔ)庫(kù)包括多個(gè)頁(yè)，待訪問(wèn)數(shù)據(jù)包括多個(gè)表項(xiàng)。
[0087]訪問(wèn)模塊11用于根據(jù)第一片選線和第二片選線，按照命令線輸出的命令輪流訪問(wèn)第一 SDRAM和第二 SDRAM中存儲(chǔ)有待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)。其中，第一片選線、第二片選線和命令線的輸出以八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期；每八個(gè)時(shí)鐘周期T1-T8內(nèi)，第一片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；第二片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；命令線輸出的命令滿(mǎn)足如下時(shí)序:T1輸出打開(kāi)命令，T2輸出讀取命令，T3輸出打開(kāi)命令，T4輸出讀取命令，T5無(wú)輸出，T6輸出讀后自動(dòng)關(guān)閉命令，T7無(wú)輸出，T8輸出讀后自動(dòng)關(guān)閉命令。
[0088]其中，打開(kāi)命令用于打開(kāi)地址線輸出地址對(duì)應(yīng)的邏輯存儲(chǔ)庫(kù)的頁(yè)，讀取命令用于在已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，地址線輸出地址指定的列中讀取第一突發(fā)數(shù)據(jù)，讀后自動(dòng)關(guān)閉命令用于在已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，地址線輸出地址指定的列中讀取第二突發(fā)數(shù)據(jù)后將邏輯存儲(chǔ)庫(kù)關(guān)閉。
[0089]本實(shí)施中，所述訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的裝置可以為本發(fā)明圖1所示系統(tǒng)中控制芯片。
[0090]本實(shí)施例提供的同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的訪問(wèn)裝置，通過(guò)控制片選線和命令線，對(duì)第一 SDRAM和第二 SDRAM進(jìn)行循環(huán)順序訪問(wèn)，訪問(wèn)時(shí)使用Bank復(fù)制加雙突發(fā)的訪問(wèn)方式進(jìn)行訪問(wèn)，避免了 tFAW對(duì)數(shù)據(jù)訪問(wèn)效率的影響，每個(gè)存儲(chǔ)器都能夠達(dá)到訪問(wèn)的高效率，因此顯著提高了對(duì)DDR3SDRAM組成的兵乓訪問(wèn)系統(tǒng)進(jìn)行數(shù)據(jù)訪問(wèn)的效率。而且在擴(kuò)展上相比獨(dú)立的雙片查找，在提供相同查找性能的情況下，還可降低管腳占用，減少對(duì)控制芯片的管腳消耗，很好的滿(mǎn)足了高速查表應(yīng)用的需求。
[0091]進(jìn)一步地，所述裝置還可以包括:第一處理模塊，用于在復(fù)制模塊10將第一 SDRAM和第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，獲取打開(kāi)同一個(gè)邏輯存儲(chǔ)庫(kù)的時(shí)間間隔參數(shù)和時(shí)鐘周期，根據(jù)時(shí)間間隔參數(shù)和時(shí)鐘周期確定存儲(chǔ)待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)的數(shù)量。
[0092]本實(shí)施例通過(guò)設(shè)置第一處理模塊，根據(jù)打開(kāi)同一個(gè)邏輯存儲(chǔ)庫(kù)的時(shí)間間隔參數(shù)和時(shí)鐘周期確定需復(fù)制的邏輯存儲(chǔ)庫(kù)的數(shù)量，可以在確保數(shù)據(jù)訪問(wèn)效率的前提下，避免復(fù)制過(guò)多的待訪問(wèn)數(shù)據(jù)到空余的Bank中，從而可以節(jié)約系統(tǒng)資源。
[0093]進(jìn)一步地，所述裝置還可以包括:第二處理模塊，用于在復(fù)制模塊10將第一 SDRAM和第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，根據(jù)待訪問(wèn)數(shù)據(jù)的容量確定邏輯存儲(chǔ)庫(kù)的容量；根據(jù)表項(xiàng)的容量分別確定通過(guò)讀取命令讀取的第一突發(fā)數(shù)據(jù)的容量和通過(guò)讀后自動(dòng)關(guān)閉命令讀取的第二突發(fā)數(shù)據(jù)的容量。
[0094]本實(shí)施例通過(guò)設(shè)置第二處理模塊，根據(jù)表項(xiàng)的容量和待查找表的容量確定所需使用的DDR3SDRAM的規(guī)格，可以使用最為合適DDR3SDRAM進(jìn)行隨機(jī)查表操作，提高了資源利用率。
[0095]圖5為本發(fā)明實(shí)施例提供的一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的系統(tǒng)結(jié)構(gòu)示意圖，所述系統(tǒng)包括第一 SDRAM501、第二 SDRAM502和控制芯片503。
[0096]所述控制芯片503通過(guò)時(shí)鐘線(CK)、地址線(ADDR)和命令線(CMD)，以及第一片選線(CS0)、第一數(shù)據(jù)線(DQ0)、第一數(shù)據(jù)選通線(DQSO)和第一數(shù)據(jù)掩碼總線(DMO)控制并訪問(wèn)所述第一 SDRAM501 ;通過(guò)所述時(shí)鐘線(CK)、所述地址線(ADDR)和所述命令線(CMD)，以及第二片選線(CS1)、第二數(shù)據(jù)線(DQ1)、第二數(shù)據(jù)選通線(DQSl)和第二數(shù)據(jù)掩碼總線(DMl)控制并訪問(wèn)第二 SDRAM502 ;也就是說(shuō)，第一 SDRAM和第二 SDRAM共享CK、ADDR和CMD，第一SDRAM 獨(dú)享 DQO、CSO、DQSO 和 DMO，第二 SDRAM 獨(dú)享 DQl、CSl、DQSl 和 DMl。
[0097]所述控制芯片503可以是通用處理器，包括中央處理器CPU、NP等；還可以是DSP、ASIC、FPGA或者其他可編程邏輯器件、分立門(mén)或者晶體管邏輯器件、分立硬件組件。
[0098]進(jìn)一步的，圖6為本發(fā)明實(shí)施例提供的另一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的系統(tǒng)結(jié)構(gòu)示意圖，如圖6所示，所述系統(tǒng)還包括存儲(chǔ)器504，用于存放程序。具體地，程序可以包括程序代碼，所述程序代碼包括計(jì)算機(jī)操作指令。存儲(chǔ)器504可能包含高速隨機(jī)存取存儲(chǔ)器(random access memory,簡(jiǎn)稱(chēng)RAM)存儲(chǔ)器，也可能還包括非易失性存儲(chǔ)器(non-volatile memory),例如至少一個(gè)磁盤(pán)存儲(chǔ)器。
[0099]所述控制芯片503通過(guò)總線與所述存儲(chǔ)器504相互連接，所述控制芯片503執(zhí)行存儲(chǔ)器504所存放的程序，用于執(zhí)行本發(fā)明實(shí)施例提供的訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的方法；所述方法包括:
[0100]將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中；
[0101]根據(jù)所述第一片選線和第二片選線，按照所述命令線輸出的命令輪流訪問(wèn)所述第一 SDRAM和所述第二 SDRAM中存儲(chǔ)有所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)；
[0102]其中，所述第一 SDRAM和所述第二 SDRAM分別包括多個(gè)邏輯存儲(chǔ)庫(kù)。
[0103]其中，所述第一片選線(CS0)、所述第二片選線(CSl)和所述命令線(CMD)的輸出以所述時(shí)鐘線輸出的八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期；每八個(gè)時(shí)鐘周期T1-T8內(nèi)，所述控制芯片503向所述第一片選線(CSO)輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；所述控制芯片503向所述第二片選線(CSl)輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；所述控制芯片503向所述命令線(CMD)輸出的命令滿(mǎn)足如下時(shí)序:T1輸出打開(kāi)命令，T2輸出讀取命令，T3輸出打開(kāi)命令，T4輸出讀取命令，T5無(wú)輸出，T6輸出讀后自動(dòng)關(guān)閉命令，T7無(wú)輸出，T8輸出讀后自動(dòng)關(guān)閉命令。
[0104]所述打開(kāi)命令用于打開(kāi)所述地址線輸出地址對(duì)應(yīng)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述讀取命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第一突發(fā)數(shù)據(jù)，所述讀后自動(dòng)關(guān)閉命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第二突發(fā)數(shù)據(jù)后將所述邏輯存儲(chǔ)庫(kù)關(guān)閉。
[0105]在將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，所述方法還包括:
[0106]獲取打開(kāi)同一個(gè)邏輯存儲(chǔ)庫(kù)的時(shí)間間隔參數(shù)和時(shí)鐘周期，根據(jù)所述時(shí)間間隔參數(shù)和時(shí)鐘周期確定存儲(chǔ)所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)的數(shù)量；
[0107]根據(jù)所述待訪問(wèn)數(shù)據(jù)的容量確定所述邏輯存儲(chǔ)庫(kù)的容量；
[0108]根據(jù)所述表項(xiàng)的容量分別確定通過(guò)所述讀取命令讀取的第一突發(fā)數(shù)據(jù)的容量和通過(guò)所述讀后自動(dòng)關(guān)閉命令讀取的第二突發(fā)數(shù)據(jù)的容量。
[0109]本實(shí)施例提供的同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器的訪問(wèn)系統(tǒng)，避免了 tFAW對(duì)數(shù)據(jù)訪問(wèn)效率的影響，每個(gè)存儲(chǔ)器都能夠達(dá)到訪問(wèn)的高效率，因此顯著提高了對(duì)DDR3SDRAM組成的兵乓訪問(wèn)系統(tǒng)進(jìn)行數(shù)據(jù)訪問(wèn)的效率。而且在擴(kuò)展上相比獨(dú)立的雙片查找，在提供相同查找性能的情況下，還可降低管腳占用，減少對(duì)控制芯片的管腳消耗，很好的滿(mǎn)足了高速查表應(yīng)用的需求。
[0110]在本發(fā)明所提供的幾個(gè)實(shí)施例中，應(yīng)該理解到，所揭露的裝置和方法，可以通過(guò)其它的方式實(shí)現(xiàn)。例如，以上所描述的裝置實(shí)施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實(shí)際實(shí)現(xiàn)時(shí)可以有另外的劃分方式。
[0111]另外，在本發(fā)明各個(gè)實(shí)施例中的各功能單元可以集成在一個(gè)處理單元中，也可以是各個(gè)單元單獨(dú)物理存在，也可以?xún)蓚€(gè)或兩個(gè)以上單元集成在一個(gè)單元中。上述集成的單元既可以采用硬件的形式實(shí)現(xiàn)，也可以采用硬件加軟件功能單元的形式實(shí)現(xiàn)。
[0112]上述以軟件功能單元的形式實(shí)現(xiàn)的集成的單元，可以存儲(chǔ)在一個(gè)計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中。上述軟件功能單元存儲(chǔ)在一個(gè)存儲(chǔ)介質(zhì)中，包括若干指令用以使得一臺(tái)計(jì)算機(jī)設(shè)備(可以是個(gè)人計(jì)算機(jī)，服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)或處理器(processor)執(zhí)行本發(fā)明各個(gè)實(shí)施例所述方法的部分步驟。而前述的存儲(chǔ)介質(zhì)包括:U盤(pán)、移動(dòng)硬盤(pán)、只讀存儲(chǔ)器(Read-Only Memory, ROM)、隨機(jī)存取存儲(chǔ)器(Random Access Memory, RAM)、磁碟或者光盤(pán)等各種可以存儲(chǔ)程序代碼的介質(zhì)。
[0113]本領(lǐng)域技術(shù)人員可以清楚地了解到，為描述的方便和簡(jiǎn)潔，僅以上述各功能模塊的劃分進(jìn)行舉例說(shuō)明，實(shí)際應(yīng)用中，可以根據(jù)需要而將上述功能分配由不同的功能模塊完成，即將裝置的內(nèi)部結(jié)構(gòu)劃分成不同的功能模塊，以完成以上描述的全部或者部分功能。上述描述的裝置的具體工作過(guò)程，可以參考前述方法實(shí)施例中的對(duì)應(yīng)過(guò)程，在此不再贅述。
[0114]最后應(yīng)說(shuō)明的是:以上各實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述各實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。
【權(quán)利要求】
1.一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器SDRAM的方法，其特征在于，用于由第一 SDRAM和第二 SDRAM組成的乒乓訪問(wèn)系統(tǒng)中，所述第一 SDRAM與第二 SDRAM共享時(shí)鐘線、地址線和命令線；所述第一 SDRAM獨(dú)享第一數(shù)據(jù)線、第一片選線、第一數(shù)據(jù)選通線和第一數(shù)據(jù)掩碼總線；所述第二 SDRAM獨(dú)享第二數(shù)據(jù)線、第二片選線、第二數(shù)據(jù)選通線和第二數(shù)據(jù)掩碼總線； 所述訪問(wèn)方法包括: 將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中； 其中，所述第一 SDRAM和所述第二 SDRAM分別包括多個(gè)邏輯存儲(chǔ)庫(kù)； 根據(jù)所述第一片選線和第二片選線，按照所述命令線輸出的命令輪流訪問(wèn)所述第一SDRAM和所述第二 SDRAM中存儲(chǔ)有所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)； 其中，所述第一片選線、所述第二片選線和所述命令線的輸出以所述時(shí)鐘線輸出的八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期；每八個(gè)時(shí)鐘周期T1-T8內(nèi)，所述第一片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；所述第二片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；所述命令線輸出的命令滿(mǎn)足如下時(shí)序=Tl輸出打開(kāi)命令，Τ2輸出讀取命令，Τ3輸出打開(kāi)命令，Τ4輸出讀取命令，Τ5無(wú)輸出，Τ6輸出讀后自動(dòng)關(guān)閉命令，Τ7無(wú)輸出，Τ8輸出讀后自動(dòng)關(guān)閉命令。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述打開(kāi)命令用于打開(kāi)所述地址線輸出地址對(duì)應(yīng)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述讀取命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第一突發(fā)數(shù)據(jù)，所述讀后自動(dòng)關(guān)閉命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第二突發(fā)數(shù)據(jù)后將所述邏輯存儲(chǔ)庫(kù)關(guān)閉。
3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述將所述第一SDRAM和所述第二SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，還包括: 獲取打開(kāi)同一個(gè)邏輯存儲(chǔ)庫(kù)的時(shí)間間隔參數(shù)和時(shí)鐘周期，根據(jù)所述時(shí)間間隔參數(shù)和時(shí)鐘周期確定存儲(chǔ)所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)的數(shù)量。
4.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，將所述第一SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，還包括: 根據(jù)所述待訪問(wèn)數(shù)據(jù)的容量確定所述邏輯存儲(chǔ)庫(kù)的容量； 根據(jù)所述表項(xiàng)的容量分別確定通過(guò)所述讀取命令讀取的第一突發(fā)數(shù)據(jù)的容量和通過(guò)所述讀后自動(dòng)關(guān)閉命令讀取的第二突發(fā)數(shù)據(jù)的容量。
5.一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器SDRAM的裝置，其特征在于，用于由第一 SDRAM和第二 SDRAM組成的乒乓訪問(wèn)系統(tǒng)中，所述第一 SDRAM與第二 SDRAM共享時(shí)鐘線、地址線和命令線；所述第一 SDRAM獨(dú)享第一數(shù)據(jù)線、第一片選線、第一數(shù)據(jù)選通線和第一數(shù)據(jù)掩碼總線；所述第二 SDRAM獨(dú)享第二數(shù)據(jù)線、第二片選線、第二數(shù)據(jù)選通線和第二數(shù)據(jù)掩碼總線； 所述裝置包括: 復(fù)制模塊，用于將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中； 其中，所述第一 SDRAM和所述第二 SDRAM分別包括多個(gè)邏輯存儲(chǔ)庫(kù)； 訪問(wèn)模塊，用于根據(jù)所述第一片選線和第二片選線，按照所述命令線輸出的命令輪流訪問(wèn)所述第一 SDRAM和所述第二 SDRAM中存儲(chǔ)有所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)； 其中，所述第一片選線、所述第二片選線和所述命令線的輸出以所述時(shí)鐘線輸出的八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期；每八個(gè)時(shí)鐘周期T1-T8內(nèi)，所述第一片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:T1-T2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；所述第二片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；所述命令線輸出的命令滿(mǎn)足如下時(shí)序=Tl輸出打開(kāi)命令，Τ2輸出讀取命令，Τ3輸出打開(kāi)命令，Τ4輸出讀取命令，Τ5無(wú)輸出，Τ6輸出讀后自動(dòng)關(guān)閉命令，Τ7無(wú)輸出，Τ8輸出讀后自動(dòng)關(guān)閉命令。
6.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述打開(kāi)命令用于打開(kāi)所述地址線輸出地址對(duì)應(yīng)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述讀取命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第一突發(fā)數(shù)據(jù)，所述讀后自動(dòng)關(guān)閉命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址線輸出地址指定的列中讀取第二突發(fā)數(shù)據(jù)后將所述邏輯存儲(chǔ)庫(kù)關(guān)閉。
7.根據(jù)權(quán)利要求5或6所述的裝置，其特征在于，還包括: 第一處理模塊，用于在所述復(fù)制模塊將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，獲取打開(kāi)同一個(gè)邏輯存儲(chǔ)庫(kù)的時(shí)間間隔參數(shù)和時(shí)鐘周期，根據(jù)所述時(shí)間間隔參數(shù)和時(shí)鐘周期確定存儲(chǔ)所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)的數(shù)量。
8.根據(jù)權(quán)利要求5或6所述的裝置，其特征在于，還包括: 第二處理模塊，用于在所述復(fù)制模塊將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中之前，根據(jù)所述待訪問(wèn)數(shù)據(jù)的容量確定所述邏輯存儲(chǔ)庫(kù)的容量； 根據(jù)所述表項(xiàng)的容量分別確定通過(guò)所述讀取命令讀取的第一突發(fā)數(shù)據(jù)的容量和通過(guò)所述讀后自動(dòng)關(guān)閉命令讀取的第二突發(fā)數(shù)據(jù)的容量。
9.一種訪問(wèn)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器SDRAM的系統(tǒng)，其特征在于，包括第一 SDRAM、第二SDRAM和控制芯片，所述控制芯片通過(guò)時(shí)鐘線地址線和命令線，以及第一片選線、第一數(shù)據(jù)線、第一數(shù)據(jù)選通線和第一數(shù)據(jù)掩碼總線控制并訪問(wèn)所述第一 SDRAM ;所述控制芯片通過(guò)所述時(shí)鐘線、所述地址線和所述命令線，以及第二片選線、第二數(shù)據(jù)線、第二數(shù)據(jù)選通線和第二數(shù)據(jù)掩碼總線控制并訪問(wèn)第二 SDRAM ； 其中，所述第一 SDRAM和所述第二 SDRAM分別包括多個(gè)邏輯存儲(chǔ)庫(kù)； 所述控制芯片，用于將所述第一 SDRAM和所述第二 SDRAM的一個(gè)邏輯存儲(chǔ)庫(kù)中的待訪問(wèn)數(shù)據(jù)復(fù)制到其他多個(gè)邏輯存儲(chǔ)庫(kù)中；根據(jù)所述第一片選線和第二片選線，按照所述命令線輸出的命令輪流訪問(wèn)所述第一 SDRAM和所述第二 SDRAM中存儲(chǔ)有所述待訪問(wèn)數(shù)據(jù)的邏輯存儲(chǔ)庫(kù)； 其中，所述第一片選線、所述第二片選線和所述命令線的輸出以所述時(shí)鐘線輸出的八個(gè)時(shí)鐘周期為一個(gè)訪問(wèn)周期；每八個(gè)時(shí)鐘周期Τ1-Τ8內(nèi)，所述控制芯片向所述第一片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2有效，Τ3-Τ5無(wú)效，Τ6有效，Τ7-Τ8無(wú)效；所述控制芯片向所述第二片選線輸出的信號(hào)滿(mǎn)足如下時(shí)序:Τ1-Τ2無(wú)效，Τ3-Τ4有效，Τ5-Τ7無(wú)效，Τ8有效；所述控制芯片向所述命令線輸出的命令滿(mǎn)足如下時(shí)序:Tl輸出打開(kāi)命令，Τ2輸出讀取命令，Τ3輸出打開(kāi)命令，Τ4輸出讀取命令，Τ5無(wú)輸出，Τ6輸出讀后自動(dòng)關(guān)閉命令，Τ7無(wú)輸出，T8輸出讀后自動(dòng)關(guān)閉命令。
10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其特征在于，所述控制芯片，還用于向所述地址線輸出地址； 所述打開(kāi)命令用于打開(kāi)所述地址對(duì)應(yīng)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述讀取命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址指定的列中讀取第一突發(fā)數(shù)據(jù)，所述讀后自動(dòng)關(guān)閉命令用于在所述已打開(kāi)的邏輯存儲(chǔ)庫(kù)的頁(yè)，所述地址指定的列中讀取第二突發(fā)數(shù)據(jù)后將所述邏輯存儲(chǔ)庫(kù)關(guān)閉。
【文檔編號(hào)】G06F13/16GK104461956SQ201310431777
【公開(kāi)日】2015年3月25日 申請(qǐng)日期:2013年9月18日 優(yōu)先權(quán)日:2013年9月18日
【發(fā)明者】孔超, 劉曉宇, 尤科劍, 李力 申請(qǐng)人:華為技術(shù)有限公司