5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，屬于計(jì)算機(jī)體系結(jié)構(gòu)領(lǐng)域，它是由以下6個(gè)步驟組成：（a）分析某一位與來(lái)自其低位進(jìn)位相加后的和，確定最大可能進(jìn)位數(shù)及最高進(jìn)位階數(shù)；（b）引入進(jìn)位線；（c）采用表格列出某位原始加數(shù)之和、進(jìn)位線和最終本位和與低位相關(guān)數(shù)據(jù)之間的關(guān)系；（d）給出電路的整體設(shè)計(jì)架構(gòu)；（e）給出電路的具體實(shí)施方案；（f）給出電路的完備性設(shè)計(jì)。本發(fā)明也公開(kāi)了一種5加數(shù)二進(jìn)制并行同步加法器，主要由相同權(quán)值位數(shù)相加電路、進(jìn)位綜合電路和最終本位和產(chǎn)生電路組成，在完備性設(shè)計(jì)下還包括進(jìn)位編碼電路和進(jìn)位譯碼電路，所設(shè)計(jì)的加法電路結(jié)構(gòu)簡(jiǎn)單，布局規(guī)整，硬件開(kāi)銷(xiāo)少，且僅耗時(shí)3個(gè)基本門(mén)電路的時(shí)間。
【專(zhuān)利說(shuō)明】5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種加法電路的設(shè)計(jì)方法，能夠?qū)崿F(xiàn)多個(gè)多位二進(jìn)制加數(shù)并行同步相加的加法器設(shè)計(jì)，屬于電子【技術(shù)領(lǐng)域】和計(jì)算機(jī)體系結(jié)構(gòu)領(lǐng)域，可被廣泛應(yīng)用于各類(lèi)微處理器、數(shù)字信號(hào)處理器和一些特定用途的算術(shù)邏輯運(yùn)算器中。
【背景技術(shù)】
[0002]在加法器電路家族中，2加數(shù)加法器因運(yùn)算量小、電路簡(jiǎn)單，更易于實(shí)現(xiàn)等原因而被重點(diǎn)關(guān)注、深入研究和廣泛應(yīng)用。在公開(kāi)的學(xué)術(shù)論文和專(zhuān)利方面，2加數(shù)加法器主要由晶體管邏輯門(mén)實(shí)現(xiàn)。由于這種門(mén)電路采用晶體管串聯(lián)結(jié)構(gòu)，從而造成加法電路并行運(yùn)算效果差，同步性不強(qiáng)，且隨著加數(shù)位數(shù)增加，其硬件開(kāi)銷(xiāo)和運(yùn)算時(shí)間都可能按照非線性關(guān)系上升，因而當(dāng)前普遍使用的2加數(shù)二進(jìn)制加法器最多做到64位，更高位數(shù)的加法器，如128位加法器，在性?xún)r(jià)比上已經(jīng)失去實(shí)用性。
[0003]本發(fā)明 申請(qǐng)人:在中國(guó)專(zhuān)利201210373908.8中披露了一種“通用多操作數(shù)加法器”，所給出的2加數(shù)加法器能夠解決上述問(wèn)題。它通過(guò)開(kāi)關(guān)電路能夠完成超過(guò)128位數(shù)的運(yùn)算，并且其硬件開(kāi)銷(xiāo)與加數(shù)位數(shù)成線性關(guān)系，其運(yùn)算用時(shí)僅需要固定的3個(gè)基本門(mén)電路時(shí)間，與加數(shù)位數(shù)無(wú)關(guān)。該電路真正做到了并行相加每一位，同步產(chǎn)生每一位的進(jìn)位和最終本位和。
[0004]盡管2加數(shù)加法器具有很多優(yōu)點(diǎn)，包括專(zhuān)利201210373908.8提出的2加數(shù)加法器，可是要用它計(jì)算多個(gè)加數(shù)累加，那就需要重復(fù)運(yùn)算很多次，也就是要花費(fèi)很多時(shí)間。例如5個(gè)數(shù)累加大概需要超 過(guò)12個(gè)基本門(mén)電路時(shí)間,6個(gè)數(shù)累加大概需要超過(guò)15個(gè)基本門(mén)電路時(shí)間。再如2個(gè)16位數(shù)相乘，按照常規(guī)的2加數(shù)加法器實(shí)施方案大概需要進(jìn)行15次部分積累加，共計(jì)耗時(shí)超過(guò)45個(gè)基本門(mén)電路時(shí)間。很顯然，這種實(shí)施方案耗時(shí)很大，并不是研究高速計(jì)算機(jī)的理想選擇。
[0005]針對(duì)這種情況，多加數(shù)并行同步加法器應(yīng)該是很好的選擇，但是，當(dāng)前國(guó)內(nèi)外少見(jiàn)這方面的研究成果。雖然采用重復(fù)陣列(Iterative Array,簡(jiǎn)稱(chēng)IA)、Wallace樹(shù)結(jié)構(gòu)，以及其變種等多種方式可以實(shí)現(xiàn)多個(gè)數(shù)并行相加，但是其同步性不強(qiáng)，時(shí)間和硬件開(kāi)銷(xiāo)都很大，甚至于無(wú)法接受。盡管本發(fā)明 申請(qǐng)人:在中國(guó)專(zhuān)利201210373908.8中披露的多操作數(shù)加法器能夠滿(mǎn)足并行相加多個(gè)二進(jìn)制加數(shù)所有位、同步產(chǎn)生各權(quán)值位進(jìn)位和最終本位和，以及硬件開(kāi)銷(xiāo)與加數(shù)位數(shù)成線性關(guān)系，但是該加法器運(yùn)算用時(shí)隨著相加數(shù)增加而增加，不是定長(zhǎng)的時(shí)間段。

【發(fā)明內(nèi)容】

[0006]為了克服這種缺陷，本發(fā)明以5加數(shù)為例給出了一種5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法。通過(guò)該通用設(shè)計(jì)方法設(shè)計(jì)的《加數(shù)加法器能夠并行相加《個(gè)二進(jìn)制加數(shù)所有位、同步產(chǎn)生各權(quán)值位進(jìn)位和最終本位和O?為大于4的自然數(shù))，可以在固定3個(gè)基本門(mén)電路的時(shí)間內(nèi)完成超過(guò)128位數(shù)的運(yùn)算，并且該加法器的硬件開(kāi)銷(xiāo)與加數(shù)位數(shù)成線性關(guān)系，比發(fā)明專(zhuān)利201210373908.8中披露的多操作數(shù)加法器硬件少，處于可接受范圍內(nèi)。
[0007]本發(fā)明的方案是提供一種5個(gè)以上加數(shù)的并行同步加法器的通用設(shè)計(jì)方法，是解決5個(gè)以上多位二進(jìn)制數(shù)并行同步相加的方案，當(dāng)然也可以實(shí)現(xiàn)2到4加數(shù)的并行同步相加。其設(shè)計(jì)方法步驟如下:
(a)分析某一位與來(lái)自其低位進(jìn)位相加后的和,確定最大可能進(jìn)位數(shù)及最高進(jìn)位階數(shù) 例如5個(gè)/7位二進(jìn)制數(shù)(/?為不小于3的自然數(shù))相加，假設(shè)每個(gè)數(shù)都是位的“1”，即
最大數(shù)，可寫(xiě)成2n-l，則這5個(gè)η位數(shù)的和是
【權(quán)利要求】
1.一種5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，是解決5個(gè)以上多位二進(jìn)制數(shù)并行同步相加的方案，其特征在于:它包括下述設(shè)計(jì)方法步驟: (O分析某一位與來(lái)自其低位進(jìn)位相加后的和，確定最大可能進(jìn)位數(shù)及最高進(jìn)位階數(shù)，5個(gè)/7位二進(jìn)制數(shù)相加，每個(gè)數(shù)都是/7位的“1”，即最大數(shù)，這5個(gè)/7位數(shù)的和是5* (2n-l) =2n+2+2n-22-l
2.根據(jù)權(quán)利要求1所述的5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，其特征在于:進(jìn)J'線的高電平表示對(duì)應(yīng)位的》數(shù)之和與低位進(jìn)位相加之值不低于2j',反之進(jìn)J線的低電平表示對(duì)應(yīng)位的《數(shù)之和與低位進(jìn)位相加之值低于V。
3.根據(jù)權(quán)利要求1所述的5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，其特征在于:m個(gè)η位二進(jìn)制數(shù)相加電路具有如下特點(diǎn):①按照原始輸入數(shù)之和A的奇偶性把表格分成左右兩部分，左邊Y為偶數(shù)，右邊Y為奇數(shù)按照A的值劃分，在低位可能加和B由下向上按照遞增順序排列的情況下，隨著B(niǎo)每增加2，低位進(jìn)位線C1-l_l、C1-1_2、……、C1-1_m-1就會(huì)依次由O變成I 針對(duì)于任何一個(gè)A值，都能找到高位進(jìn)位線Ci_l、Ci_2、……、Ci_m-1與低位進(jìn)位線C1-l_l、C1-1_2、……、的對(duì)應(yīng)關(guān)系；?當(dāng)Y=O時(shí)，只要低位進(jìn)位線C1-l_l、C1-l_2、……的高電平之和為奇數(shù)，則最終本位和Si為1，否則為O ;當(dāng)Y=I時(shí)，只要低位進(jìn)位線C1-l_l、C1-l_2、……的高電平之和為偶數(shù)，則最終本位和Si為I，否則為O ;⑤表2是針對(duì)于m為偶數(shù)的情況，對(duì)于m為奇數(shù)的情況可以此類(lèi)推。
4.根據(jù)權(quán)利要求1所述的5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，其特征在于:所述5個(gè)η位二進(jìn)制加法器產(chǎn)生電路的設(shè)計(jì)原理是:當(dāng)Y=I時(shí)，如果低位進(jìn)位線C1-l_l，C1-1_2,以-1_3和C1-1_4的高電平個(gè)數(shù)之和為偶數(shù)，則偶控電路中有一路開(kāi)關(guān)通路導(dǎo)通，選擇輸出電源互補(bǔ)初始加和電路的奇電源端高電平，Si為高電平，否則，偶控電路中無(wú)任何一路開(kāi)關(guān)通路導(dǎo)通，Si被下拉電阻限定為低電平；當(dāng)Y=O時(shí)，如果低位進(jìn)位線C1-l_l，C1-1_2,以-1_3和C1-1_4的高電平個(gè)數(shù)之和為奇數(shù)，則奇控電路中有一路開(kāi)關(guān)通路導(dǎo)通，選擇輸出電源互補(bǔ)初始加和電路的偶電源端高電平，Si為高電平，否則，奇控電路中無(wú)任何一路開(kāi)關(guān)通路導(dǎo)通，Si被下拉電阻限定為低電平。
5.根據(jù)權(quán)利要求1所述的5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，其特征在于:電源互補(bǔ)初始加和電路的工作過(guò)程是:當(dāng)原始加數(shù)本位和為奇數(shù)時(shí)，與奇電源端相連的各組開(kāi)關(guān)中有一組開(kāi)關(guān)導(dǎo)通，奇電源 端對(duì)外提供電源(或稱(chēng)作高電平)，與偶電源端相連的各組開(kāi)關(guān)中沒(méi)有一組開(kāi)關(guān)導(dǎo)通，偶電源端對(duì)外呈高阻狀態(tài)；反之，當(dāng)本位和為偶數(shù)時(shí)，與偶電源端相連的各組開(kāi)關(guān)中有一組開(kāi)關(guān)導(dǎo)通，偶電源端對(duì)外提供電源，與奇電源端相連的各組開(kāi)關(guān)中沒(méi)有一組開(kāi)關(guān)導(dǎo)通，奇電源端對(duì)外呈高阻狀態(tài)。
6.根據(jù)權(quán)利要求1所述的5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，其特征在于:所述的進(jìn)位綜合電路具有如下四個(gè)特點(diǎn):①完全采用開(kāi)關(guān)電路，利用了開(kāi)關(guān)具有斷開(kāi)時(shí)電阻巨大，導(dǎo)通時(shí)通路電阻小且導(dǎo)電迅速；②在低位和高位的進(jìn)位線之間，既不會(huì)出現(xiàn)一個(gè)低位進(jìn)位線同時(shí)與2個(gè)以上高位進(jìn)位線導(dǎo)通，也不會(huì)出現(xiàn)一個(gè)高位進(jìn)位線同時(shí)與兩個(gè)以上低位進(jìn)位線導(dǎo)通，并且在與任一高位進(jìn)位線相連的所有開(kāi)關(guān)通道中任何時(shí)刻都最多只有一路開(kāi)關(guān)導(dǎo)通，這就確保了電路的高低位進(jìn)位線之間無(wú)反饋和串?dāng)_；③所有位的進(jìn)位綜合電路能夠并行工作，同步輸出進(jìn)位線狀態(tài)；④進(jìn)位綜合電路僅占用一個(gè)基本門(mén)電路的時(shí)間。
7.根據(jù)權(quán)利要求1所述的5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，其特征在于:所述的最終本位和產(chǎn)生電路具有如下特點(diǎn):當(dāng)Y=I時(shí)，即原始輸入數(shù)之和為奇數(shù)時(shí)，電源互補(bǔ)初始加和電路的奇電源端提供電源，偶控電路工作，奇控電路呈高阻狀態(tài)；此時(shí)低位進(jìn)位線的高電平個(gè)數(shù)之和為偶數(shù)，則偶控電路中有一路開(kāi)關(guān)通路導(dǎo)通，選擇輸出電源互補(bǔ)初始加和電路的奇電源端高電平，該位最終本位和Si為高電平，否則，偶控電路中無(wú)任何一路開(kāi)關(guān)通路導(dǎo)通，該位最終本位和Si被下拉電阻限定為低電平；當(dāng)Y=O時(shí)，即原始輸入數(shù)之和為偶數(shù)時(shí)，電源互補(bǔ)初始加和電路的偶電源端提供電源，奇控電路工作，偶控電路呈高阻狀態(tài)；此時(shí)低位進(jìn)位線的高電平個(gè)數(shù)之和為奇數(shù)，則奇控電路中有一路開(kāi)關(guān)通路導(dǎo)通，選擇輸出電源互補(bǔ)初始加和電路的偶電源端高電平，該位最終本位和Si為高電平，否則，奇控電路中無(wú)任何一路開(kāi)關(guān)通路導(dǎo)通，該位最終本位和Si被下拉電阻限定為低電平。
8.根據(jù)權(quán)利要求1所述的5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，其特征在于:由此通用設(shè)計(jì)方法設(shè)計(jì)出的任意加數(shù)二進(jìn)制并行同步加法器的工作過(guò)程中:①使用開(kāi)關(guān)電路；②統(tǒng)計(jì)電路和進(jìn)位譯碼電路可以同時(shí)啟動(dòng)，都占用一個(gè)基本門(mén)電路時(shí)間，電源互補(bǔ)初始加和電路和進(jìn)位綜合電路同時(shí)啟動(dòng)，都占用一個(gè)基本門(mén)電路時(shí)間，最終本位和廣生電路和進(jìn)位編碼電路也同時(shí)啟動(dòng),都占用一個(gè)基本門(mén)電路時(shí)間，相加過(guò)程僅需要固定的3個(gè)基本門(mén)電路的用時(shí)，在有限范圍內(nèi)與加數(shù)位數(shù)無(wú)關(guān)；③在不考慮完備性設(shè)計(jì)情況下硬件開(kāi)銷(xiāo)為(2?2+9?/2)個(gè)開(kāi)關(guān)。
9.根據(jù)權(quán)利要求1所述的5個(gè)以上加數(shù)并行同步加法器的通用設(shè)計(jì)方法，其特征在于:所述多個(gè)多位二進(jìn)制加數(shù)并行同步加法器的通用設(shè)計(jì)方法，不僅適用于5個(gè)加數(shù)以上的二進(jìn)制數(shù)相加設(shè)計(jì)，也適用于2加數(shù)，3加數(shù)和4加數(shù)加法器的設(shè)計(jì)，由此設(shè)計(jì)的加法器同樣可以用于多數(shù)相減、相與、相或，及兩數(shù)相乘或多種有符號(hào)數(shù)和無(wú)符號(hào)數(shù)的算術(shù)運(yùn)算和邏輯運(yùn)算電路的設(shè)計(jì)。
10.一種5加數(shù)二進(jìn)制并行同步加法器，其特征在于:所述加法器主要由相同權(quán)值位數(shù)相加電路、進(jìn)位綜合電路和最終本位和產(chǎn)生電路組成，并依據(jù)表1對(duì)進(jìn)位綜合電路和最終本位和產(chǎn)生電路進(jìn)行了設(shè)計(jì)，依據(jù)表3和表4對(duì)電路完備性進(jìn)行了設(shè)計(jì)。
【文檔編號(hào)】G06F7/505GK103885745SQ201310358185
【公開(kāi)日】2014年6月25日 申請(qǐng)日期:2013年8月17日 優(yōu)先權(quán)日:2013年8月17日
【發(fā)明者】劉杰, 陳曙光, 張新, 孫梅娟, 唐義甲, 吳韜, 王詩(shī)兵, 韓修林 申請(qǐng)人:劉杰