用于監(jiān)控排序任務(wù)的協(xié)調(diào)執(zhí)行的方法
【專利摘要】本發(fā)明涉及用于通過電子卡監(jiān)控排序任務(wù)的協(xié)調(diào)執(zhí)行的方法，該電子卡包括被同步到確定的時間周期的同一時鐘的至少一個第一處理器和第二處理器，該方法包括：由第一處理器在存儲裝置中記錄第一標(biāo)識符的步驟，該第一標(biāo)識符表征在其期間執(zhí)行了第一排序任務(wù)的時間周期；由第二處理器在存儲裝置中記錄第二標(biāo)識符的步驟，該第二標(biāo)識符表征在其期間執(zhí)行了第一附屬任務(wù)的時間周期；由第一處理器比較第一標(biāo)識符和第二標(biāo)識符的步驟；和在比較失敗的情況下由第一處理器發(fā)信號以便用信號通知處理器的協(xié)調(diào)的故障的步驟。
【專利說明】用于監(jiān)控排序任務(wù)的協(xié)調(diào)執(zhí)行的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及包括若干用于執(zhí)行功能任務(wù)的處理器的電子系統(tǒng)的一般領(lǐng)域。本發(fā)明更具體地應(yīng)用于采取航空器機(jī)載電子計算機(jī)形式的電子系統(tǒng)。
【背景技術(shù)】
[0002]以常規(guī)方式，參考圖1，飛行計算機(jī)包括主印刷電路卡CP和兩個輔助印刷電路卡CA1、CA2。以傳統(tǒng)方式，每個主卡CP和輔助卡CAl、CA2包括適合于實施程序PROG中定義的功能任務(wù)的處理器PP1、PA1、PA2，所述程序PROG被傳送到主卡CP并且被主卡CP的處理器PPl解譯。
[0003]各種卡CP、CA1、CA2的處理器PP1、PA1、PA2由例如通信總線的通信鏈路L1、L2鏈接。通過示例，每個輔助卡CA1、CA2包括輔助處理器PA1、PA2，所述輔助處理器PA1、PA2的功能之一在于管理計算機(jī)的輸入和輸出數(shù)據(jù)。以下，輸入/輸出數(shù)據(jù)被標(biāo)明I/O數(shù)據(jù)。例如，輔助卡CA1、CA2的輔助處理器PA1、PA2讀取由航空器產(chǎn)生的數(shù)據(jù)并且向航空器的設(shè)備分派命令。數(shù)據(jù)的讀取和命令的發(fā)出是由輔助卡CA1、CA2的輔助處理器PA1、PA2實施的功能任務(wù)的示例。
[0004]換句話說，主卡CP的主處理器PPl解譯程序的功能任務(wù)并且經(jīng)由通信鏈路L1、L2將他們中一些傳送到輔助卡CA1、CA2的輔助處理器PA1、PA2以便這些后者實施數(shù)據(jù)的讀取或者發(fā)布命令。
[0005]以常規(guī)方式，程序PROG的功能任務(wù)被排序并且必須以確定的順序被實施。為允許有序地執(zhí)行程序PROG的任務(wù)，主卡CP擁有使得有可能同步任務(wù)執(zhí)行的時鐘。功能任務(wù)的指令此后被傳送到輔助卡之一的輔助處理器PA1、PA2。
[0006]為確保計算機(jī)的可靠性，具有用于檢查主處理器PPl的任務(wù)執(zhí)行與輔助處理器PAU PA2的任務(wù)執(zhí)行的協(xié)調(diào)的裝置是必要的。實際上，考慮到輔助卡CA1、CA2必須對監(jiān)控輸入/輸出是高度易反應(yīng)的(reactive)，輔助處理器PA1、PA2的時鐘比主處理器PPl的時鐘顯著更快。換句話說，主處理器PPl和輔助處理器PAl是異步的。
[0007]為允許協(xié)調(diào)異步處理器，現(xiàn)有技術(shù)公開了主處理器PPl和輔助處理器PA1、PA2之間的DMA (代表“Direct Memory Access”(直接存儲器存取))方法,所述方法使得有可能核實兩個處理器PP1、PAl或PP1、PA2協(xié)調(diào)地通信。
[0008]這個DMA鏈路允許異步處理器的相互監(jiān)控但是實現(xiàn)仍然是復(fù)雜的，因為它必須一方面確保主處理器PPl是健康的并且另一方面確保輔助處理器PAl或PA2是健康的。這樣的同步裝置實現(xiàn)是困難的并且對當(dāng)前規(guī)范不再是適當(dāng)?shù)模虼藰?gòu)成第一缺點。
[0009]此外，考慮到將由計算機(jī)的主卡CP執(zhí)行的功能任務(wù)的數(shù)目，提議借助于包括兩個主處理器PPl、PP2的主卡CP，所述兩個主處理器PPl、PP2通過主通信鏈路LP以這樣的方式鏈接在一起，即當(dāng)使得有可能并行實施若干任務(wù)時，在兩個主處理器PPl和PP2之間以分布式方式執(zhí)行功能任務(wù)。此外，如在圖2中所說明的，每個主處理器PP1、PP2通過輔助通信鏈路L11、L12、L21、L22被鏈接到輔助處理器PA1、PA2。[0010]因此，對于包括排序功能任務(wù)S1、S2和S3的程序PR0G，任務(wù)SI和S3可以由第一主處理器PPl實施而任務(wù)S2由第二主處理器PP2實施。結(jié)果就是同步兩個主處理器PP1、PP2的操作是必要的以便即時地檢測主處理器PP1、PP2之一的或主通信鏈路LP的可能誤操作。
[0011 ] 當(dāng)然,在不存在同步的情況下，誤操作只能晚地由一致性(coherence )檢查設(shè)備觀測到，因此表現(xiàn)了缺點。此外，為協(xié)調(diào)兩個主處理器PP1、PP2，根據(jù)現(xiàn)有技術(shù)的DMA鏈路不能被實現(xiàn)，因為它只適合于異步操作。
[0012]為實施協(xié)調(diào)的即時解決方案將在于使主處理器PPl根據(jù)“主-從”原理控制第二主處理器PP2。雖然如此，考慮到“主”處理器的誤操作將直接引起“從”處理器的誤操作，這樣的解決方案的可靠性不是令人滿意的。
[0013]因此，存在確保協(xié)調(diào)由包括多個處理器的機(jī)載系統(tǒng)所執(zhí)行的任務(wù)的需要，以便可靠地監(jiān)控并且在誤操作的情況下能夠易反應(yīng)地切換(toggle)到機(jī)載備用系統(tǒng)。

【發(fā)明內(nèi)容】

[0014]為此，本發(fā)明涉及用于通過電子卡監(jiān)控排序任務(wù)的協(xié)調(diào)執(zhí)行的方法，所述電子卡包括被同步到確定的時間周期的同一時鐘的至少一個第一處理器和一個第二處理器，其中排序任務(wù)的執(zhí)行分布在處理器之間，在所述方法中:
-在確定的時間周期上，第一處理器執(zhí)行第一排序任務(wù)而第二處理器執(zhí)行第一附屬任
務(wù);
-在相繼的時間周期上，第二處理器執(zhí)行繼第一排序任務(wù)之后的第二排序任務(wù)；
所述方法包括:
-由第一處理器在存儲裝置中記錄第一標(biāo)識符的步驟，所述第一標(biāo)識符表征在其期間執(zhí)行了第一排序任務(wù)的時間周期，其中在執(zhí)行第一排序任務(wù)之后在確定的時間周期期間實施記錄步驟；
-由第二處理器在存儲裝置中記錄第二標(biāo)識符的步驟，所述第二標(biāo)識符表征在其期間執(zhí)行了第一附屬任務(wù)的時間周期，其中在執(zhí)行第一附屬任務(wù)之后在確定的時間周期期間實施記錄步驟；
-由第一處理器比較被記錄在存儲裝置中的第一標(biāo)識符和第二標(biāo)識符的步驟，其中在相繼的時間周期期間實施比較步驟；和
-在比較失敗的情況下由第一處理器發(fā)信號以便用信號通知處理器的協(xié)調(diào)的故障(defect)的步驟。
[0015]憑借根據(jù)本發(fā)明的監(jiān)控方法，第一處理器可以保證第二處理器在確定的時間周期上協(xié)調(diào)地執(zhí)行排序任務(wù)。因此，可以最佳地一個接另一個地執(zhí)行排序任務(wù)，而沒有錯誤的風(fēng)險。有利地，監(jiān)控方法使得有可能檢測有關(guān)處理器和/或存儲裝置的大量誤操作。此外，這個檢測是易反應(yīng)的(reactive)因為誤操作在其發(fā)生的時間周期中被檢測到，這相比于現(xiàn)有技術(shù)是有利的。這個反應(yīng)性使得有可能在發(fā)信號期間將功能任務(wù)轉(zhuǎn)移到備用電子卡，所述備用電子卡代理失效的電子卡并且因此保證功能任務(wù)的執(zhí)行的可靠性。
[0016]優(yōu)選地，第一處理器在相繼的時間周期上執(zhí)行第二附屬任務(wù)，在執(zhí)行第二附屬任務(wù)之前在相繼的時間周期期間實施比較步驟。因此，在相繼的時間周期開始時易反應(yīng)地確定是否發(fā)生了協(xié)調(diào)的故障，其中這是有利的。
[0017]根據(jù)本發(fā)明的一個方面，附屬任務(wù)(也就是說沒有必要被排序的任務(wù))可以是啞任務(wù)(mute task)并且不包括任何指令。換句話說，這樣的附屬任務(wù)對應(yīng)于處理器的休止周期。
[0018]優(yōu)選地，相繼的時間周期是直接跟隨確定的時間周期的時間周期，但是不言而喻，相繼的時間周期可以是在時間上與確定的時間周期相間隔的若干時鐘循環(huán)。
[0019]優(yōu)選地，所述方法包括由第二處理器比較被記錄在存儲裝置中的第一標(biāo)識符和第二標(biāo)識符的步驟，其中在執(zhí)行第二排序任務(wù)之前在相繼的時間周期期間實施比較步驟，以及在比較的失敗的情況下由第二處理器發(fā)信號以便用信號通知處理器的協(xié)調(diào)的故障的步驟。
[0020]有利地，第二處理器可以保證第一處理器在恰當(dāng)時機(jī)與處理器的同步一致地執(zhí)行排序任務(wù)。換句話說，處理器相互地彼此監(jiān)控，因此改善了功能任務(wù)的執(zhí)行的可靠性。
[0021]優(yōu)選地，在執(zhí)行第一附屬任務(wù)和第一排序任務(wù)之后直接實現(xiàn)記錄步驟。因此，處理器在執(zhí)行了功能任務(wù)的指令之后直接執(zhí)行記錄指令使得存儲裝置包括最新信息。
[0022]仍然優(yōu)選地，在每個時間周期實現(xiàn)監(jiān)控方法的步驟。因此，在例如包括所述電子卡的航空器的飛行的整個持續(xù)時間的時間期間實時監(jiān)控電子卡。
[0023]優(yōu)選地，標(biāo)識符是整數(shù)以便區(qū)別相繼的時間周期。
[0024]根據(jù)本發(fā)明的優(yōu)選方面，存儲裝置采取被鏈接到兩個處理器的RAM存儲器的形式?？紤]到記錄步驟可以發(fā)生在不同時刻，這樣的RAM存儲器易于在電子卡上實現(xiàn)并且使得有可能充當(dāng)媒介物。
[0025]優(yōu)選地，每個處理器通過通信鏈路被鏈接到RAM存儲器。在監(jiān)控期間，通信鏈路的任何故障由延遲或標(biāo)識符的變形表明并且導(dǎo)致發(fā)信號，例如發(fā)出警報。換句話說，監(jiān)控方法是可靠的并且涵蓋電子卡的任何誤操作。
[0026]根據(jù)本發(fā)明的實施例，存儲裝置屬于處理器中至少之一或是獨立于處理器。
[0027]優(yōu)選地，電子卡是電子設(shè)備的主電子卡，所述主電子卡包括至少兩個被同步到確定的主時間周期的主時鐘的主處理器，其中電子設(shè)備此外包括至少一個輔助電子卡，所述輔助電子卡包括至少一個被同步到確定的輔助時間周期的輔助時鐘的輔助處理器，其中輔助時鐘比主時鐘更快，排序任務(wù)必須由主處理器和輔助處理器之一同時實施，在所述方法中:
-在確定的主時間周期上，第一主處理器執(zhí)行第一排序任務(wù)而在多個輔助時間周期上，輔助處理器執(zhí)行第一排序任務(wù)的指令；
-在相繼的主時間周期上，第一主處理器執(zhí)行第二排序任務(wù)；
所述方法包括:
-在每個主時間周期開始時由第一主處理器將協(xié)調(diào)標(biāo)記發(fā)出到輔助處理器的步驟；
-在每個輔助時間周期結(jié)束時由輔助處理器將基于最后接收的協(xié)調(diào)標(biāo)記所形成的響應(yīng)字發(fā)出到第一主處理器的步驟；
-由第一主處理器關(guān)于發(fā)出的第一協(xié)調(diào)標(biāo)記驗證所接收的響應(yīng)字的步驟，其中在發(fā)出新協(xié)調(diào)標(biāo)記之前在相繼的主時間周期開始時實施驗證步驟；和
-如果接收的響應(yīng)字不是有效的則由第一主處理器發(fā)信號以便用信號通知輔助處理器的協(xié)調(diào)的故障的步驟。
[0028]有利地，每個主處理器監(jiān)控輔助處理器，因此保證所述方法的大的可靠性。此外，由于主處理器相互地彼此監(jiān)控，提供允許易反應(yīng)地(例如小于IOms)和系統(tǒng)地檢測任何誤操作的、完整和冗余的監(jiān)控方法。所述監(jiān)控方法易于實施，因此促進(jìn)了其安裝和其到多個不同卡的應(yīng)用。
[0029]優(yōu)選地，電子設(shè)備包括至少兩個輔助電子卡，主電子卡的每個主處理器通過每個輔助處理器監(jiān)控排序任務(wù)的執(zhí)行的協(xié)調(diào)。當(dāng)保證相同的可靠性水平和相同的復(fù)雜性水平時，這樣的監(jiān)控方法對若干輔助卡是有利地可概括的。
[0030]本發(fā)明對于監(jiān)控在航空器上的機(jī)載計算機(jī)類型的電子設(shè)備是特別有利的。
[0031]本發(fā)明此外涉及用于通過包括主電子卡和至少一個輔助電子卡的電子設(shè)備監(jiān)控排序任務(wù)的協(xié)調(diào)執(zhí)行的方法,所述主電子卡包括至少一個被同步到主時間周期的主時鐘的主處理器，所述輔助電子卡包括至少一個被同步到輔助時間周期的輔助時鐘的輔助處理器，其中輔助時鐘比主時鐘更快，排序任務(wù)必須由處理器同時實施，在所述方法中:
-在確定的主時間周期上，主處理器執(zhí)行第一排序任務(wù)而在多個輔助時間周期上，輔助處理器執(zhí)行第一排序任務(wù)的指令；
-在相繼的主時間周期上，主處理器執(zhí)行第二排序任務(wù)；
所述方法包括:
-在每個主時間周期開始時由主處理器將協(xié)調(diào)標(biāo)記發(fā)出到輔助處理器的步驟；
-在每個輔助時間周期結(jié)束時由輔助處理器將基于最后接收的協(xié)調(diào)標(biāo)記所形成的響應(yīng)字發(fā)出到主處理器的步驟；
-由主處理器關(guān)于發(fā)出的第一協(xié)調(diào)標(biāo)記驗證所接收的響應(yīng)字的步驟，其中在發(fā)出新協(xié)調(diào)標(biāo)記之前在相繼的時間周期開始時實施驗證步驟；和
-如果接收的響應(yīng)字不是有效的則由主處理器發(fā)信號以便用信號通知輔助處理器的協(xié)調(diào)的故障的步驟。
[0032]所述方法有利地允許主處理器簡單地和易反應(yīng)地監(jiān)控輔助處理器，其中系統(tǒng)地和有規(guī)則地分派協(xié)調(diào)標(biāo)記。這對于屬于不同卡的兩個異步處理器是特別有利的。由于監(jiān)控只由主處理器實施，誤操作的檢測是非常易反應(yīng)的(例如小于10ms)，其中主處理器被其他裝置監(jiān)控。所述監(jiān)控方法易于實現(xiàn)，因此促進(jìn)其安裝和其到多個不同卡的應(yīng)用。
[0033]優(yōu)選地，發(fā)信號步驟包括發(fā)出警報的步驟。
[0034]優(yōu)選地，輔助卡和主卡通過至少一個輔助通信鏈路鏈接。在監(jiān)控期間，通信鏈路的任何故障由延遲或協(xié)調(diào)標(biāo)記的變形表明并且導(dǎo)致警報的發(fā)出。換句話說，監(jiān)控方法是可靠的并且涵蓋電子設(shè)備的任何誤操作。
[0035]仍然優(yōu)選地，根據(jù)輔助通信鏈路的拓?fù)鋪矶x協(xié)調(diào)標(biāo)記的特性以便允許高亮所述輔助通信鏈路的當(dāng)前故障，優(yōu)選地，所述輔助通信鏈路的兩個相繼位的粘附。
[0036]因此，對于采取包括8根導(dǎo)線的通信總線形式的通信鏈路，協(xié)調(diào)標(biāo)記是在32位上編碼的十六進(jìn)制整數(shù)。
[0037]優(yōu)選地，交替地分派協(xié)調(diào)標(biāo)記以便區(qū)別兩個主時間周期。仍然優(yōu)選地，被分派的協(xié)調(diào)標(biāo)記在數(shù)目上是兩個。
[0038]根據(jù)本發(fā)明的一個方面，響應(yīng)字是最后接收的協(xié)調(diào)標(biāo)記的補碼。這樣的響應(yīng)字一方面對于輔助處理器是易于形成的并且另一方面對于主處理器是易于比較的。這對于具有在其中形成響應(yīng)字的短持續(xù)時間的輔助時間周期的輔助處理器是特別有利的。
[0039]優(yōu)選地，主處理器只保存最后接收的響應(yīng)字以便加速監(jiān)控方法。
[0040]根據(jù)優(yōu)選方面，電子設(shè)備包括兩個輔助電子卡，所述輔助電子卡包括至少一個被同步到輔助時間周期的輔助時鐘的輔助處理器，主處理器監(jiān)控每個輔助處理上排序任務(wù)的執(zhí)行的協(xié)調(diào)。因此，可以增加輔助卡的數(shù)目而不影響監(jiān)控的可靠性。
[0041]根據(jù)另一優(yōu)選方面，主電子卡包括至少兩個被同步到主時間周期的同一主時鐘的主處理器，每個主處理器監(jiān)控輔助處理器上排序任務(wù)的執(zhí)行的協(xié)調(diào)。因此，以兩種獨立的方式監(jiān)控每個輔助處理器，其中主處理器能夠相互彼此監(jiān)控。
【專利附圖】

【附圖說明】
[0042]在閱讀只通過示例給出的跟隨的描述并且參考附圖時將更好地理解本發(fā)明，其中:
-圖1是根據(jù)現(xiàn)有技術(shù)具有只包括單一主處理器的主卡的計算機(jī)的示意圖(已經(jīng)被評論的);
-圖2是根據(jù)現(xiàn)有技術(shù)具有包括兩個主處理器的主卡的計算機(jī)的示意圖(已經(jīng)被評論
的)；
-圖3是根據(jù)本發(fā)明具有包括兩個主處理器的主卡的計算機(jī)的示意圖；
-圖4是用于協(xié)調(diào)兩個主處理器的方法的示意性圖表；
-圖5A是協(xié)調(diào)兩個同步主處理器的第一示范實現(xiàn)；
-圖5B表示在實現(xiàn)圖5A的第一示例期間RAM存儲器的狀態(tài)；
-圖6A是在協(xié)調(diào)的故障期間協(xié)調(diào)兩個同步主處理器的第二示范實現(xiàn)；
-圖6B表示在實現(xiàn)圖6A的第二示例期間RAM存儲器的狀態(tài)；
-圖7是用于協(xié)調(diào)主處理器與輔助處理器的方法的示意性圖表；
-圖8是協(xié)調(diào)主處理器與輔助處理器的第一示范實現(xiàn)；
-圖9是在協(xié)調(diào)的故障期間協(xié)調(diào)主處理器與輔助處理器的第二示范實現(xiàn)；和 -圖10是根據(jù)本發(fā)明的計算機(jī)的示意圖，在其上指示了被實現(xiàn)的監(jiān)控方法。
[0043]應(yīng)當(dāng)注意的是圖詳細(xì)闡明了本發(fā)明以便實現(xiàn)本發(fā)明，其中如果適當(dāng)，所述圖當(dāng)然能夠用來更好地定義本發(fā)明。
【具體實施方式】
[0044]將針對采取在航空器上的機(jī)載電子計算機(jī)形式的電子設(shè)備來介紹本發(fā)明。不言而喻，本發(fā)明適用于包括多個計算處理器的任何類型的電子設(shè)備，諸如例如用于鐵路行業(yè)、移動電話、航天業(yè)或汽車行業(yè)的電子設(shè)備。
[0045]在這個示例中，如在圖3中所說明的，計算機(jī)包括主印刷電路卡CP和兩個輔助印刷電路卡CA1、CA2。為具有顯著的計算能力，主卡CP包括兩個主處理器PP1、PP2以便并行實施功能任務(wù)。如隨后將詳細(xì)介紹的，主處理器PP1、PP2通過通信鏈路鏈接以便允許在處理器PP1、PP2之間的數(shù)據(jù)交換。
[0046]對于其部分，每個輔助卡CA1、CA2包括輔助處理器PA1、PA2用于處理由主處理器PP1、PP2提供的功能任務(wù)。為此，如在圖3中所說明的，每個輔助處理器PA1、PA2通過輔助通信鏈路L11、L12、L21、L22鏈接到每個主處理器PPl、PP2。優(yōu)選地，通信鏈路Lll、L12、L2UL22采取包括8根導(dǎo)線的通信總線形式，用于在32位上編碼的數(shù)據(jù)的通信。
[0047]在這個示范實施例中，輔助卡CA1、CA2的輔助處理器PA1、PA2適合于管理飛行計算機(jī)的輸入和輸出數(shù)據(jù)。以下，輸入/輸出數(shù)據(jù)被標(biāo)明I/o數(shù)據(jù)。例如，輔助卡CA1、CA2的處理器PA1、PA2讀取由航空器產(chǎn)生的數(shù)據(jù)并且發(fā)布命令到航空器的設(shè)備。
[0048]在軟件程序PROG中定義這些功能任務(wù)，所述軟件程序PROG被提供給飛行計算機(jī)并且由主卡CP的主處理器PP1、PP2解譯。為提高計算能力并且合理地對各種主處理器PP1、PP2進(jìn)行加載，功能任務(wù)分布在兩個主處理器PP1、PP2之間用于他們被主電子卡CP執(zhí)行。這些功能任務(wù)包括一組指令，所述一組指令的部分可以被委托給一個或多個輔助處理器PA1、PA2用于他們的執(zhí)行。由輔助處理器PA1、PA2處理的、由功能任務(wù)產(chǎn)生的指令隨后被標(biāo)明功能指令。
[0049]主處理器PP1、PP2被同步到時間周期T的同一主時鐘H以便允許功能任務(wù)的執(zhí)行的最佳鏈鎖(chaining)。通過示例,主時鐘H的時間周期T是5ms。
[0050]每個輔助處理器PA1、PA2被同步到時間周期t的輔助時鐘H1、H2，所述輔助時鐘H1、H2比主時鐘H更快。通過示例，每個輔助時鐘H1、H2的時間周期t是500 μ S。換句話說，每個輔助處理器ΡΑ1、ΡΑ2是主處理器PP1、PP2 10倍那么快地運行，其中主處理器ΡΡ1、ΡΡ2和輔助處理器PAl、 ΡΑ2是異步的。
[0051]根據(jù)本發(fā)明，各種處理器ΡΡ1、ΡΡ2、ΡΑ1、ΡΑ2的協(xié)調(diào)的監(jiān)控由以下實施:
-專用于監(jiān)控同步處理器的第一監(jiān)控方法10 (圖4)和
-專用于監(jiān)控同步/異步處理器的第二監(jiān)控方法20 (圖7)。
[0052]根據(jù)本發(fā)明，軟件程序PROG包括被排序的功能任務(wù)S1-S4，也就是說，他們必須根據(jù)升序關(guān)系被執(zhí)行。當(dāng)然，功能任務(wù)S3可以包括必須在功能任務(wù)S2期間被計算的參數(shù)。
[0053]如在圖3中所說明的，主電子卡CP包括存儲裝置，所述存儲裝置優(yōu)選地采取被鏈接到兩個主處理器ΡΡ1、ΡΡ2的RAM存儲器4形式，但是不言而喻，存儲裝置可以采取不同的形式，例如，在兩個主處理器ΡΡ1、ΡΡ2之間共享的在主處理器ΡΡ1、ΡΡ2內(nèi)部的存儲器或在主電子卡CP外部的存儲器的形式。此外，存儲裝置4可以采取單元存儲塊的形式或連接或彼此獨立的多個存儲模塊的形式。
[0054]仍然參考圖3，在本發(fā)明的這個實施例中，第一主處理器PPl通過第一主鏈路LPl鏈接到RAM存儲器4而第二主處理器ΡΡ2通過第二主鏈路LP2鏈接到RAM存儲器4。在這個示例中，主鏈路LP1、LP2采取包括8根導(dǎo)線的通信總線的形式，用于在32位上編碼的數(shù)據(jù)的通信。
[0055]在跟隨的示例中，功能程序包括四個排序功能任務(wù)S1-S4，所述功能任務(wù)S1-S4除了功能任務(wù)S2之外必須由第一主處理器PPl執(zhí)行，所述功能任務(wù)S2必須由第二主處理器ΡΡ2執(zhí)行。功能任務(wù)S1-S4必須在時間周期Τ1-Τ4上被分別執(zhí)行。
[0056]當(dāng)主處理器ΡΡ1、ΡΡ2沒有被排序功能任務(wù)S1-S4之一的執(zhí)行占用時，如在圖5Α中所說明的，它執(zhí)行附屬任務(wù)(或后臺任務(wù))附、吧、01、1?1。這些附屬任務(wù)可以在于例如沒有任何排序約束的循環(huán)任務(wù)或功能任務(wù)的執(zhí)行。
[0057]附屬任務(wù)可以是啞任務(wù)并且不包括任何指令。根據(jù)后者的假定，這樣的附屬任務(wù)對應(yīng)于處理器的休止周期。
[0058]第一監(jiān)控方法10
憑借根據(jù)本發(fā)明的第一監(jiān)控方法10，通過主處理器PP1、PP2的、排序功能任務(wù)S1-S4的執(zhí)行的協(xié)調(diào)被確保。
[0059]參考圖5A，在確定的時間周期Tl上，第一主處理器PPl執(zhí)行第一排序任務(wù)SI而第二處理器PP2執(zhí)行第一附屬任務(wù)NI。在相繼的時間周期T2上，第一主處理器PPl執(zhí)行第二附屬任務(wù)N2而第二主處理器PP2執(zhí)行繼第一排序任務(wù)SI之后的第二排序任務(wù)S2。
[0060]根據(jù)本發(fā)明，參考圖4，所述方法包括由第一主處理器PPl在RAM存儲器4中記錄第一標(biāo)識符IDl的步驟11，所述第一標(biāo)識符IDl表征在其期間執(zhí)行了第一排序任務(wù)SI的時間周期Tl。在這個示例中，第一標(biāo)識符IDl對應(yīng)于有關(guān)的時間周期的參考(ID1=T1)。不言而喻，標(biāo)識符可以對應(yīng)于關(guān)于有關(guān)的時間周期的任何信息(時間周期的名稱、相對或絕對參考等等)。
[0061]如在圖5A中所說明的，在執(zhí)行第一排序任務(wù)SI之后在確定的時間周期Tl期間實施記錄步驟11。在這個示例中，這個記錄步驟11采取由第一主處理器PPl向RAM存儲器4寫的步驟的形式。在這個示例中，參考圖5B，RAM存儲器4包括專用于第一標(biāo)識符IDl的存儲空間，第一主處理器PPl經(jīng)由第一主通信鏈路LPl向所述存儲空間寫。
[0062]類似地，參考圖4，所述方法包括由第二主處理器PP2在RAM存儲器4中記錄第二標(biāo)識符ID2的步驟12，所述第二標(biāo)識符ID2表征在其期間執(zhí)行了第一附屬任務(wù)NI的時間周期Tl。如在圖5A中所說明的，在執(zhí)行第一附屬任務(wù)NI之后在確定的時間周期Tl期間實施記錄步驟12。類似地，第二標(biāo)識符ID2對應(yīng)于有關(guān)的時間周期的參考(ID2=T1)。
[0063]在這個示例中，這個記錄步驟12采取由第二主處理器PP2向RAM存儲器4寫的步驟的形式。類似地，參考圖5B，RAM存儲器4包括專用于第二標(biāo)識符ID2的存儲空間，第二主處理器PP2經(jīng)由第二主通信鏈路LP2向所述存儲空間寫。
[0064]優(yōu)選地，標(biāo)識符ID1、ID2是在32位上編碼的整數(shù)并且采取居于I和24之間的值，其中這對確保兩個相繼的時間周期Tl、T2的差別是足夠的。雖然如此，不言而喻，標(biāo)識符ID1、ID2可以采取不同的值。
[0065]執(zhí)行記錄步驟11、12的時刻取決于在有關(guān)時間周期上執(zhí)行功能任務(wù)的持續(xù)時間。因此，參考圖5A，在時間周期Tl上的寫步驟12早于在時間周期T2上的寫步驟11。
[0066]仍然參考圖4，所述方法包括由第一主處理器PPl比較被記錄在RAM存儲器4中的第一標(biāo)識符IDl和第二標(biāo)識符ID2的步驟13。在由第一主處理器PPl執(zhí)行第二附屬任務(wù)N2之前在相繼的時間周期T2期間實施比較步驟13以便避免兩個主處理器PP1、PP2之間的任何時間偏移。
[0067]此外，第二附屬任務(wù)N2只當(dāng)比較步驟13已終止時開始以便考慮在第一主處理器PPl和RAM存儲器4之間的通信滯后。
[0068]參考圖5A和5B，在比較步驟13期間，專用于RAM存儲器4的標(biāo)識符IDl、ID2的存儲空間由第一主處理器PPl讀取并且然后被相互比較。如果標(biāo)識符ID1、ID2不相等，所述方法包括發(fā)信號步驟15，優(yōu)選地，由第一主處理器PPl發(fā)出警報ALARM以用信號通知主處理器PP1、PP2的協(xié)調(diào)的故障。仍然參考圖5A和5B，當(dāng)標(biāo)識符ID1、ID2都等于Tl時，沒有警報發(fā)出。[0069]參考圖4，所述方法包括由第二主處理器PP2比較被記錄在存儲裝置4中的第一標(biāo)識符IDl和第二標(biāo)識符ID2的步驟14。類似地，在由第二主處理器PP2執(zhí)行第二排序任務(wù)S2之前在相繼的時間周期T2期間實施比較步驟14，以及如果標(biāo)識符ID1、ID2不相等則由第二主處理器PP2發(fā)出15警報以用信號通知主處理器PP1、PP2的協(xié)調(diào)的故障。
[0070]如果沒有發(fā)生協(xié)調(diào)的故障，如在圖5A中所說明的，繼由主處理器PP1、PP2執(zhí)行功能任務(wù)N2、S2之后發(fā)生新記錄步驟11、12。對于啞附屬任務(wù)，也就是說，擺脫了指令，繼比較步驟之后直接實施記錄步驟。
[0071]圖5A和5B的示例說明了排序功能任務(wù)S1-S4的協(xié)調(diào)執(zhí)行，其中比較步驟13、14核實主處理器PP1、PP2在相同時間時刻T1-T4期間執(zhí)行他們的任務(wù)。為此，沒有警報發(fā)出。
[0072]圖6A和6B的示例說明了在時間周期T1-T4上排序功能任務(wù)S1-S4的執(zhí)行，在所述時間周期T1-T4期間發(fā)生了誤操作。在這個示例中，第二主處理器PP2在第一時間周期Tl期間執(zhí)行第一附屬任務(wù)NI并且在RAM存儲器4中記錄其第二標(biāo)識符ID2=T1 (記錄步驟12)。其后，第二主處理器PP2在第二時間周期T2期間執(zhí)行第二排序任務(wù)S2。由于誤操作，如在圖6A中所說明的，時間周期T2的持續(xù)時間被延長。由此結(jié)果就是第一主處理器PPl比第二排序任務(wù)S2更快地執(zhí)行其第二附屬任務(wù)N2。
[0073]在附屬任務(wù)N2結(jié)束時，第一主處理器PPl向RAM存儲器4寫第一標(biāo)識符ID1=T2(記錄步驟11)。在第三時間周期T3開始時，在由第一主處理器PP2執(zhí)行第三排序任務(wù)S3之前，第一主處理器PPl比較被記錄在RAM存儲器4中的第一標(biāo)識符IDl和第二標(biāo)識符ID2(比較步驟13)。參考圖6B，值T2的第一標(biāo)識符IDl和值Tl的第二標(biāo)識符ID2不相等。由此結(jié)果就是由主處理器PPl立即發(fā)出警報以表示協(xié)調(diào)的故障。因此，警報正好是從第一時間周期Tl發(fā)出的，因此保證了易反應(yīng)性監(jiān)控。有利地，即使在觀測到控制的故障之前切換到備用電子設(shè)備是可能的。
[0074]警報可以采取不同的形式，例如，視覺或聲音信號、緊急命令、切換到另一個機(jī)載設(shè)備的控制等等。
[0075]因此，有利地，第一主處理器PPl和第二主處理器PP2相互地彼此監(jiān)控以檢測處理器PP1、PP2的任何時間去同步、功能任務(wù)的執(zhí)行的任何協(xié)調(diào)故障、主處理器的警戒的任何故障(處理器的停止運轉(zhuǎn)、功能任務(wù)的執(zhí)行的停止運轉(zhuǎn))。此外，在主處理器PP1、PP2之間的主通信路徑LP1、LP2的或RAM存儲器4的任何故障被立即檢測到，這也是有利的。
[0076]第二監(jiān)控方法20
如之前所指示的，軟件程序PROG包括被排序的功能任務(wù)S1-S4，也就是說，他們必須根據(jù)升序關(guān)系被執(zhí)行。
[0077]當(dāng)功能任務(wù)S1-S4被主處理器PPl、PP2之一實施時，有關(guān)的主處理器可以將有關(guān)的功能任務(wù)的指令轉(zhuǎn)包給輔助處理器PA1、PA2。為改善處理反應(yīng)性，輔助處理器PA1、PA2和主處理器PPl、PP2是異步的。
[0078]憑借隨后將介紹的監(jiān)控方法，根據(jù)本發(fā)明，在主處理器PP1、PP2和輔助處理器PA1、PA2之間確保排序功能任務(wù)S1-S4的執(zhí)行的協(xié)調(diào)。
[0079]通過示例，參考圖7至9，將針對排序功能任務(wù)S1、N2的處理介紹在第一主處理器PPl和第一輔助處理器PAl之間的協(xié)調(diào)的監(jiān)控。每個功能任務(wù)S1、N2分別包括功能指令S1、n2，所述功能指令S1、n2必須以由第一輔助處理器PAl協(xié)調(diào)的方式被執(zhí)行。[0080]由于主處理器PPl、PP2和輔助處理器PAl、PA2不是同步的，參考圖4之前介紹的第一監(jiān)控方法10不能被實現(xiàn)。
[0081]參考圖8，在持續(xù)時間5ms的確定的時間周期Tl上，第一主處理器PPl執(zhí)行第一排序任務(wù)SI而在單獨持續(xù)時間500 μ S的大約10個輔助時間周期tl-tio上，第一輔助處理器PAl執(zhí)行第一功能指令Si。
[0082]在相繼的時間周期T2上，第一主處理器PPl執(zhí)行第二附屬任務(wù)N2而在大約10個時間持續(xù)時間tll-t20上，第一輔助處理器PAl執(zhí)行第二附屬指令n2。
[0083]根據(jù)本發(fā)明，參考圖7和8，所述方法包括在每個主時間周期T1-T2開始時由第一主處理器PPl將協(xié)調(diào)標(biāo)記MA、Mb發(fā)出到第一輔助處理器PAl的步驟21。在這個示例中，在主時間周期Tl開始時，第一主處理器PPl經(jīng)由輔助通信線Lll將第一協(xié)調(diào)標(biāo)記Ma發(fā)出到第一輔助處理器PAl。
[0084]繼發(fā)出第一協(xié)調(diào)標(biāo)記Ma之后，所述方法包括由第一輔助處理器PAl發(fā)出基于最后接收的協(xié)調(diào)標(biāo)記Ma所形成的響應(yīng)字ACK的步驟22。響應(yīng)字ACK在每個輔助時間周期tl_t 10結(jié)束時被分派給第一主處理器PPl。因此，如在圖8中所說明的，在主時間周期Tl期間，由第一輔助處理器PAl分派10個響應(yīng)字ACK。
[0085]優(yōu)選地，響應(yīng)字ACK是所接收的最后接收的協(xié)調(diào)標(biāo)記Ma的補碼。換句話說，如在圖8中所說明的，響應(yīng)字ACK等于。
[0086]優(yōu)選地，主處理器PPl只保存最后接收的響應(yīng)字ACK。換句話說，最后接收的響應(yīng)字ACK改寫之前接收的響應(yīng)字。
[0087]繼發(fā)出響應(yīng)字ACK之后，所述方法包括由第一主處理器PPl關(guān)于發(fā)出的第一協(xié)調(diào)標(biāo)記Ma驗證所接收的響應(yīng)字ACK的步驟23，其中在發(fā)出新協(xié)調(diào)標(biāo)記Mb之前在相繼的時間周期T2開始時實施驗證步驟23。因此，`第一主處理器PPl檢查所接收的響應(yīng)字ACK的一致性以便確保通信鏈路Lll和第一輔助處理器PAl沒有失效并且沒有使由第一主處理器PPl最初分派的協(xié)調(diào)標(biāo)記Ma “變形”。
[0088]最后，所述方法包括發(fā)信號步驟24，優(yōu)選地，如果接收的響應(yīng)字ACK不是有效的則由第一主處理器PPl發(fā)出警報以便表示在第一主處理器PPl和第一輔助處理器PAl之間的協(xié)調(diào)的故障。
[0089]在這個示例中，參考圖8，在相繼的時間周期T2開始時，第一主處理器PPl核實所接收的響應(yīng)字ACK的確是最初分派的第一協(xié)調(diào)標(biāo)記Ma的補碼。由于這是在圖8的示例中的情況，沒有警報發(fā)出。因此，在第二時間周期T2開始時由第一主處理器PPl分派新協(xié)調(diào)
標(biāo)記Mb并且由第一輔助處理器PAl分派多個響應(yīng)字ACK( --；)。通過確保協(xié)調(diào)標(biāo)記Μα、Μβ
被適當(dāng)接收，第一主處理器PPl可以核實第一輔助處理器PAl的完整性以及輔助通信鏈路Lll的完整性。
[0090]在這個示例中，每個輔助通信鏈路L11、L12、L21、L22采取具有8根導(dǎo)線的總線鏈路的形式，用于在32位上編碼的數(shù)據(jù)的通信。
[0091]優(yōu)選地，協(xié)調(diào)標(biāo)記Ma、Mb數(shù)目上是兩個并且在主時間周期Tl、Τ2開始時交替地被發(fā)出。定義協(xié)調(diào)標(biāo)記\、Mb的固有特性以便使得有可能檢測協(xié)調(diào)標(biāo)記\、Mb的位的傳輸?shù)墓收稀４送?，兩個協(xié)調(diào)標(biāo)ΕΜΑ、ΜΒ關(guān)于彼此被定義以便有利于傳輸故障的識別。優(yōu)選地，定義協(xié)調(diào)標(biāo)記Ma、Mb以允許檢測確定的故障，例如兩個相繼位的粘附。
[0092]這樣的協(xié)調(diào)標(biāo)記\、Mb與通信總線拓?fù)溆嘘P(guān)并且使得有可能為每個輔助通信鏈路LlU L12、L21、L22相關(guān)地核實粘附位類型的任何故障。優(yōu)選地，所述方法實現(xiàn)多于兩個的不同協(xié)調(diào)標(biāo)記以便允許準(zhǔn)確和快速核實輔助通信鏈路L11、L12、L21、L22的導(dǎo)線組。
[0093]有利地，實施第二監(jiān)控方法20是靈活的因為它不尋求測量響應(yīng)字ACK組確實被第一主處理器PPl接收而只是所執(zhí)行的任務(wù)被適當(dāng)協(xié)調(diào)。為此，輔助時間周期tl-t20比主時間周期Tl更短是必要的。
[0094]現(xiàn)在參考圖9的示例，第一輔助處理器PAl經(jīng)歷了誤操作，所述誤操作阻止它在第二主時間周期T2開始時接收第二協(xié)調(diào)標(biāo)記Mb。由此結(jié)果就是第一輔助處理器PAl繼續(xù)發(fā)
出第一協(xié)調(diào)標(biāo)記51:的補碼作為響應(yīng)字ACK，而不是發(fā)出第一協(xié)調(diào)標(biāo)記?ζ的補碼。
[0095]因此，在第三主時間周期Τ3開始時的比較步驟23期間，第一主處理器PPl比較最后分派的協(xié)調(diào)標(biāo)記Mb和最后接收的響應(yīng)字。由于響應(yīng)字?ζ不是最后分派的協(xié)調(diào)標(biāo)記Mb的補碼，所述方法發(fā)出警報以表示協(xié)調(diào)的故障。
[0096]因此，警報正好是從第三時間周期Τ3開始發(fā)出的，因此保證易反應(yīng)性監(jiān)控。有利地，即使在觀測到控制的故障之前切換到備用電子設(shè)備是可能的。
[0097]因此，有利地，第一主處理器PPl監(jiān)控第一輔助處理器PAl以及將第一主處理器PPl鏈接到第一輔助處理器PAl的通信鏈路Lll以便檢測處理器ΡΡ1、PAl的時間協(xié)調(diào)的任何故障、功能任務(wù)的執(zhí)行的協(xié)調(diào)的 任何故障、處理器的警戒的任何故障(處理器的停止運轉(zhuǎn)、功能任務(wù)的執(zhí)行的停止運轉(zhuǎn))。因此，具有最長時間周期的處理器可以監(jiān)控具有最短時間周期的處理器。
[0098]優(yōu)選地，第二監(jiān)控方法20包括預(yù)備初始化階段，在所述預(yù)備初始化階段期間，主處理器PPi發(fā)出初始化標(biāo)記并且響應(yīng)地接收經(jīng)補碼的標(biāo)記。
[0099]設(shè)各的全局監(jiān)控
有利地，與其主電子卡CP和其輔助卡CAl、CA2被看作整體的設(shè)備通過之前詳述的監(jiān)控方法準(zhǔn)確和易反應(yīng)地監(jiān)控。
[0100]因此，憑借第二監(jiān)控方法20，每個輔助處理器PA1、PA2被每個主處理器PP1、PP2監(jiān)控，因此改善了針對異步或同步處理器上功能任務(wù)的執(zhí)行的協(xié)調(diào)的監(jiān)控的可靠性。第二監(jiān)控方法20此外保證在每個主處理器PP1、PP2和每個輔助處理器PA1、PA2之間的輔助通信鏈路L11、L12、L21、L22的完整性。
[0101]第二監(jiān)控方法允許具有最長時間周期的處理器(主處理器)監(jiān)控具有最短時間周期的處理器(輔助處理器)。在考慮了主處理器PP1、PP2互相彼此監(jiān)控的事實的本發(fā)明中，這不展示任何缺點。因此，每個處理器至少被另一個處理器監(jiān)控，因此保證了計算機(jī)的監(jiān)控的可靠性。
[0102]順便提及，第二監(jiān)控方法20也適用于協(xié)調(diào)兩個同步處理器。根據(jù)這個假定，每時鐘循環(huán)只傳輸一個響應(yīng)字。
[0103]第一監(jiān)控方法10使得有可能確保同步主處理器PP1、PP2的協(xié)調(diào)的相互監(jiān)控，以及主通信鏈路LP1、LP2的完整性。
[0104]因此，可以為包括至少三個不同處理器或至少兩個同步處理器的卡完全監(jiān)控處理器組，因此授予電子卡上的顯著可靠性。
[0105]第一監(jiān)控方法10特別適合于監(jiān)控包括延伸在兩個處理器之間的兩根通信導(dǎo)線的串行路徑以便檢測截止(cutoff)或粘附位。第二監(jiān)控方法20特別適合于監(jiān)控包括多于兩根的通信導(dǎo)線的并行通信路徑的完整性。
[0106]為監(jiān)控處理器的計算的完整性，兩種監(jiān)控方法10、20有利地實施比較步驟，因為響應(yīng)字(補碼)的計算，所述比較步驟直接用于第一監(jiān)控方法10或間接用于第二監(jiān)控方法20。
[0107]考慮到監(jiān)控方法10、20的實現(xiàn)，一方面對于同步處理器和另一方面對于異步處理器，最佳地監(jiān)控計算機(jī)。
[0108]不言而喻，本發(fā)明涉及包括多于兩個的主處理器的主卡CP以及包括多于一個的輔助處理器的輔助卡。當(dāng)然，兩種方法使得有可能一方面解決同步處理器之間的協(xié)調(diào)并且同樣解決在非同步處理器之間的協(xié)調(diào)。因此所述協(xié)調(diào)方法對包括任意數(shù)目的主處理器和任意數(shù)目的輔助處理器的卡是可概括的。
【權(quán)利要求】
1.一種用于通過電子卡監(jiān)控排序任務(wù)的協(xié)調(diào)執(zhí)行的方法，所述電子卡包括被同步到確定的時間周期的同一時鐘的至少一個第一處理器和一個第二處理器，其中排序任務(wù)的執(zhí)行分布在處理器之間，在所述方法中: -在確定的時間周期上，第一處理器執(zhí)行第一排序任務(wù)而第二處理器執(zhí)行第一附屬任務(wù); -在相繼的時間周期上，第二處理器執(zhí)行繼第一排序任務(wù)之后的第二排序任務(wù)； 所述方法包括: -由第一處理器在存儲裝置中記錄第一標(biāo)識符的步驟，所述第一標(biāo)識符表征在其期間執(zhí)行了第一排序任務(wù)的時間周期，其中在執(zhí)行第一排序任務(wù)之后在確定的時間周期期間實施記錄步驟； -由第二處理器在存儲裝置中記錄第二標(biāo)識符的步驟，所述第二標(biāo)識符表征在其期間執(zhí)行了第一附屬任務(wù)的時間周期，其中在執(zhí)行第一附屬任務(wù)之后在確定的時間周期期間實施記錄步驟； -由第一處理器比較被記錄在存儲裝置中的第一標(biāo)識符和第二標(biāo)識符的步驟，其中在相繼的時間周期期間實施比較步驟；和 -在比較失敗的情況下由第一處理器發(fā)信號以便用信號通知處理器的協(xié)調(diào)的故障的步驟。
2.如權(quán)利要求1中所述的監(jiān)控方法，其中第一處理器在相繼的時間周期上執(zhí)行第二附屬任務(wù)，在執(zhí)行第二附屬任務(wù)之前在相繼的時間周期期間實施比較步驟。
3.如權(quán)利要求1至2之一中所`述的監(jiān)控方法，其中所述方法包括: -由第二處理器比較被記錄在存儲裝置中的第一標(biāo)識符和第二標(biāo)識符的步驟，其中在執(zhí)行第二排序任務(wù)之前在相繼的時間周期期間實施比較步驟；和 -在比較失敗的情況下由第二處理器發(fā)信號以便用信號通知處理器的協(xié)調(diào)的故障的步驟。
4.如權(quán)利要求1至3之一中所述的監(jiān)控方法，其中在執(zhí)行第一附屬任務(wù)和第一排序任務(wù)之后直接實施記錄步驟。
5.如權(quán)利要求1至4之一中所述的監(jiān)控方法，其中在每個時間周期實施所述監(jiān)控方法的步驟。
6.如權(quán)利要求1至5之一中所述的監(jiān)控方法，其中存儲裝置采取被鏈接到兩個處理器的RAM存儲器的形式。
7.如權(quán)利要求1至5之一中所述的監(jiān)控方法，其中存儲裝置獨立于處理器。
8.如權(quán)利要求1至6之一中所述的監(jiān)控方法，其中存儲裝置屬于至少一個處理器。
9.如權(quán)利要求1至8之一中所述的監(jiān)控方法，其中電子卡是電子設(shè)備的主電子卡，所述主電子卡包括至少兩個被同步到確定的主時間周期的主時鐘的主處理器，其中電子設(shè)備此外包括至少一個輔助電子卡，所述輔助電子卡包括至少一個被同步到確定的輔助時間周期的輔助時鐘的輔助處理器，其中輔助時鐘比主時鐘更快，排序任務(wù)必須由主處理器和輔助處理器之一同時實施，在所述方法中: -在確定的主時間周期上，第一主處理器執(zhí)行第一排序任務(wù)而在多個輔助時間周期上，輔助處理器執(zhí)行第一排序任務(wù)的指令；-在相繼的主時間周期上，第一主處理器執(zhí)行第二排序任務(wù)； 所述方法特征在于它包括: -在每個主時間周期開始時由第一主處理器將協(xié)調(diào)標(biāo)記發(fā)出到輔助處理器的步驟； -在每個輔助時間周期結(jié)束時由輔助處理器將基于最后接收的協(xié)調(diào)標(biāo)記所形成的響應(yīng)字發(fā)出到第一主處理器的步驟； -由第一主處理器關(guān)于發(fā)出的第一協(xié)調(diào)標(biāo)記驗證所接收的響應(yīng)字的步驟，其中在發(fā)出新協(xié)調(diào)標(biāo)記之前在相繼的主時間周期開始時實施驗證步驟；和 -如果接收的響應(yīng)字不是有效的則由第一主處理器發(fā)信號以便用信號通知輔助處理器的協(xié)調(diào)的故障的步驟。
10.如前述權(quán)利要求中所述的監(jiān)控方法，其中電子設(shè)備包括至少兩個輔助電子卡，主電子卡的每個主處理器通過每個輔助處理器監(jiān)控排序任務(wù)的執(zhí)行的協(xié)調(diào)。
【文檔編號】G06F15/163GK103577262SQ201310324409
【公開日】2014年2月12日 申請日期:2013年7月30日 優(yōu)先權(quán)日:2012年7月30日
【發(fā)明者】G.托斯特, D.羅布萊羅馬蒂內(nèi), T.德讓, S.德納維爾, L.馬利埃, H.布盧安 申請人:空中客車運營簡化股份公司