訪問存儲器的制造方法
【專利摘要】所公開的示例性方法涉及對至少第一和第二獨(dú)立可選邏輯子行列施行同時數(shù)據(jù)訪問以便經(jīng)由存儲器器件中的寬內(nèi)部數(shù)據(jù)總線訪問第一數(shù)據(jù)。存儲器器件包括轉(zhuǎn)換緩沖器芯片、獨(dú)立可選邏輯子行列中的存儲器芯片、把轉(zhuǎn)換緩沖器芯片連接到存儲器控制器的窄外部數(shù)據(jù)總線以及在轉(zhuǎn)換緩沖器芯片和存儲器芯片之間的寬內(nèi)部數(shù)據(jù)總線。僅對第一獨(dú)立可選邏輯子行列施行數(shù)據(jù)訪問以經(jīng)由寬內(nèi)部數(shù)據(jù)總線訪問第二數(shù)據(jù)。示例性方法還涉及在分離的數(shù)據(jù)轉(zhuǎn)移期間把第一數(shù)據(jù)的第一部分、第一數(shù)據(jù)的第二部分和第二數(shù)據(jù)定位在窄外部數(shù)據(jù)總線上。
【專利說明】訪問存儲器
[0001] 政府權(quán)益聲明 本發(fā)明利用由能源部授權(quán)的合同號DE-SC0005026下的政府支持做出。政府對本發(fā)明 具有特定權(quán)利。

【背景技術(shù)】
[0002] 器件尺寸的增加和新興的芯片多處理器（CMP)架構(gòu)要求存儲器系統(tǒng)更大的吞吐 量、功耗和可靠性。較新時代的動態(tài)隨機(jī)存取存儲器（DRAM)被設(shè)計成通過采用與高速信號 發(fā)送技術(shù)組合的η位預(yù)取和突發(fā)訪問能力來提供更高的吞吐量。隨著DRAM通道頻率增加， 添加更多的行列或模塊會使信號完整性惡化，這限制整體存儲器容量。用于克服緩慢存儲 器訪問時間的技術(shù)涉及使用庫級并行性，其中多個存儲器訪問被分發(fā)到DRAM的不同庫以 掩蓋DRAM延時。隨著DRAM時鐘頻率增加，切換行列導(dǎo)致數(shù)據(jù)總線上的空閑周期，這引入數(shù) 據(jù)輸出之間的時間延遲。這導(dǎo)致DRAM數(shù)據(jù)總線的不期望的總線利用性能。

【專利附圖】

【附圖說明】
[0003] 圖1是具有寬內(nèi)部數(shù)據(jù)總線和窄外部數(shù)據(jù)總線的示例性存儲器模塊。
[0004] 圖2示出使兩個內(nèi)部數(shù)據(jù)總線和兩個內(nèi)部地址總線連接到兩個邏輯存儲器行列 的示例性存儲器模塊。
[0005] 圖3是具有邏輯存儲器行列的示例性存儲器模塊，該邏輯存儲器行列具有可獨(dú)立 選擇的邏輯子行列。
[0006] 圖4是示例性轉(zhuǎn)換緩沖器，其可以與圖1和2的示例性存儲器模塊一起使用以在 寬內(nèi)部數(shù)據(jù)總線和窄外部數(shù)據(jù)總線之間交換數(shù)據(jù)。
[0007]圖5是示例性時序圖，示出了使用圖4的示例性轉(zhuǎn)換緩沖器在寬內(nèi)部數(shù)據(jù)總線和 窄外部數(shù)據(jù)總線之間的數(shù)據(jù)轉(zhuǎn)移。
[0008] 圖6是另一示例性轉(zhuǎn)換緩沖器，其可以與圖1和3的示例性存儲器模塊一起使用 以利用可獨(dú)立選擇的邏輯子行列存儲器模塊配置來實現(xiàn)數(shù)據(jù)轉(zhuǎn)移。
[0009] 圖7是示例性時序圖，示出了使用圖6的示例性轉(zhuǎn)換緩沖器在寬內(nèi)部數(shù)據(jù)總線和 窄外部數(shù)據(jù)總線之間的數(shù)據(jù)轉(zhuǎn)移。
[0010] 圖8是示出了時間延遲氣泡的示例性時序圖，時間延遲氣泡在突發(fā)訪問期間在存 儲器模塊的內(nèi)部數(shù)據(jù)總線上發(fā)生，但是不被傳播到存儲器模塊的外部數(shù)據(jù)總線。
[0011] 圖9是用于在存儲器模塊中存儲數(shù)據(jù)和錯誤校正代碼的示例性存儲配置。
[0012] 圖10是示例性數(shù)據(jù)轉(zhuǎn)移配置，用于在圖4和6的轉(zhuǎn)換緩沖器和存儲器控制器之間 轉(zhuǎn)移數(shù)據(jù)和對應(yīng)的錯誤校正代碼。
[0013] 圖11是表示指令和/或動作的流程圖，該指令和/或動作可以被執(zhí)行以在具有寬 內(nèi)部數(shù)據(jù)總線和窄外部數(shù)據(jù)總線的存儲器模塊中使用本文公開的示例來施行數(shù)據(jù)訪問。

【具體實施方式】
[0014] 本文公開的示例性方法、設(shè)備和制品可以被用于訪問存儲器。所公開的示例可以 被用于在動態(tài)隨機(jī)存取存儲器（DRAM)模塊中（或在具有DRAM芯片的主印刷電路板（PCB) 上）實施寬內(nèi)部數(shù)據(jù)總線以訪問存儲器芯片或DRAM模塊的邏輯存儲器行列，并且可以被用 于實施用于在DRAM模塊和外部器件(例如存儲器控制器）之間交換數(shù)據(jù)的相對較窄的外部 數(shù)據(jù)總線。所公開的示例可用于增加DRAM模塊容量同時改善性能、功率和可靠性。在所公 開的示例中，寬內(nèi)部數(shù)據(jù)總線可按照低于較窄外部數(shù)據(jù)總線的較慢速度操作，從而實現(xiàn)在 存儲器模塊上使用低功率、低頻和低成本DRAM芯片，同時支持用于與存儲器模塊通信的外 部器件的高性能DRAM接口的外部數(shù)據(jù)訪問速度。為了支持這樣的使用低性能DRAM芯片的 高性能DRAM接口，本文公開的示例使用存儲器接口轉(zhuǎn)換技術(shù)來實現(xiàn)：使用低頻接口標(biāo)準(zhǔn)在 寬內(nèi)部數(shù)據(jù)總線上從DRAM芯片取回數(shù)據(jù)和使用較高頻存儲器接口標(biāo)準(zhǔn)在較窄外部數(shù)據(jù)總 線上供應(yīng)該相同數(shù)據(jù)。雖然一些特定示例性存儲器接口標(biāo)準(zhǔn)針對內(nèi)部和外部數(shù)據(jù)總線在本 文中被公開，但是所公開的示例不限于與這樣的特定存儲器接口標(biāo)準(zhǔn)一起使用。替代地，所 公開的示例可以被適配為與在不同頻率操作和/或提供不同數(shù)據(jù)訪問特征的其它存儲器 接口標(biāo)準(zhǔn)一起使用。
[0015] 圖1是示例性存儲器模塊100,具有用于訪問多個物理存儲器行列104的寬內(nèi)部 數(shù)據(jù)總線102、相對較窄的外部數(shù)據(jù)總線106和轉(zhuǎn)換緩沖器芯片108。在圖示示例中，窄外 部數(shù)據(jù)總線106是（W)位寬并且以（f)赫茲（Hz)的頻率操作，從而提供Wf位/秒的數(shù)據(jù) 訪問速度，用于與存儲器模塊100對接。寬內(nèi)部數(shù)據(jù)總線102是（N)X(W)位寬并且以（f) / (N)Hz的頻率操作，其中（N)是定位在存儲器模塊100上的每個邏輯行列的物理存儲器 行列104的量。這樣，寬內(nèi)部數(shù)據(jù)總線102提供與窄外部數(shù)據(jù)總線106相同的帶寬。通過 在寬內(nèi)部數(shù)據(jù)總線102上使用較低的頻率，物理存儲器行列104中的DRAM芯片可以是低功 率、低頻和低成本的存儲器芯片，而存儲器模塊100可以在窄外部數(shù)據(jù)總線106處作為具有 高速訪問速度的高性能存儲器來操作。在一些示例中，物理存儲器行列104可以形成邏輯 存儲器行列，并且存儲器模塊100的其它物理存儲器行列（未示出）可以形成一個或多個其 它邏輯存儲器行列。
[0016] 在圖1的圖示示例中，內(nèi)部較窄數(shù)據(jù)總線110形成寬內(nèi)部數(shù)據(jù)總線102的不同部 分，以使得寬內(nèi)部數(shù)據(jù)總線102的寬度(例如位長度）等于所有內(nèi)部較窄數(shù)據(jù)總線110的寬 度和。圖示示例的每個內(nèi)部較窄數(shù)據(jù)總線110具有窄外部數(shù)據(jù)總線106的寬度。在寬內(nèi)部 數(shù)據(jù)總線102上訪問數(shù)據(jù)涉及在多個內(nèi)部較窄數(shù)據(jù)總線110中的一個或多個上同時從物理 存儲器行列104中的對應(yīng)物理存儲器行列取出數(shù)據(jù)。當(dāng)在寬內(nèi)部數(shù)據(jù)總線102上同時取 回來自四個內(nèi)部較窄數(shù)據(jù)總線110的數(shù)據(jù)時，在窄外部數(shù)據(jù)總線106上按照四個接續(xù)的數(shù) 據(jù)輸出周期來訪問該數(shù)據(jù)，因為在寬內(nèi)部數(shù)據(jù)總線102上取出的數(shù)據(jù)量是窄外部數(shù)據(jù)總線 106的寬度的四倍。在這樣的示例中，寬內(nèi)部數(shù)據(jù)總線102可以按窄外部數(shù)據(jù)總線106的四 分之一那么慢來操作。
[0017] 在圖示示例中，物理存儲器行列(例如，物理存儲器行列104之一)是使用內(nèi)部較窄 數(shù)據(jù)總線110之一來訪問的存儲器區(qū)域。單個物理存儲器行列104可以由一個或多個存儲 器芯片形成。例如，如果每個內(nèi)部較窄數(shù)據(jù)總線110是32位寬，則每個物理存儲器行列104 可以是單個的32位寬存儲器芯片、兩個16位寬存儲器芯片或四個8位寬存儲器芯片。
[0018] 圖示示例的轉(zhuǎn)換緩沖器芯片108轉(zhuǎn)換寬內(nèi)部數(shù)據(jù)總線102和窄外部數(shù)據(jù)總線106 之間的數(shù)據(jù)交換以使得在寬內(nèi)部數(shù)據(jù)總線102上的較慢數(shù)據(jù)訪問能夠被用于提供在窄外 部數(shù)據(jù)總線106上的高速數(shù)據(jù)訪問。在圖示的示例中，轉(zhuǎn)換緩沖器芯片108與示例性存儲器 控制器112通信。在本文公開的示例中，存儲器控制器112可以被配置為使用高性能DRAM 接口（例如雙數(shù)據(jù)速率、版本3 (DDR3)、在1600MHz操作的DRAM)與存儲器模塊100對接，即 使物理存儲器行列104使用具有低速度接口（例如移動DRAM，諸如操作在400MHz的低功率 DDR2 (LPDDR2)DRAM)的低功率芯片來實施也是如此。
[0019] 在圖示示例中，轉(zhuǎn)換緩沖器芯片108和形成物理存儲器行列104的存儲器芯片被 定位在DRAM雙列直插式存儲器模塊（DIMM)上。在其它示例中，轉(zhuǎn)換緩沖器芯片108和形 成物理存儲器行列104的存儲器芯片可以被布置在三維堆疊芯片中，或者可以被布置在主 處理器板上。
[0020] 圖2示出連接到示例性存儲器模塊200的邏輯存儲器行列的內(nèi)部數(shù)據(jù)總線204a-b (iDBUSA和iDBUSB)和內(nèi)部地址總線202a-b(iABUS0和iABUS1)。使用N2架構(gòu)配置 示例性存儲器模塊200,意味著邏輯存儲器行列包括兩個物理存儲器行列（即N=2個物理 行列）。在圖2的圖示示例中，邏輯行列206a(邏輯行列0)包括兩個物理行列205a(物理 行列A)和205b(物理行列B)，并且邏輯行列206b(邏輯行列1)包括兩個物理行列207a (物理行列A)和207b(物理行列B)。物理行列A205a和207a共享內(nèi)部數(shù)據(jù)總線204a (iDBUSA)，并且物理行列B205b和07b共享內(nèi)部數(shù)據(jù)總線204b(iDBUSB)。圖示示例的存 儲器模塊200包括轉(zhuǎn)換緩沖器208,轉(zhuǎn)換緩沖器208通過內(nèi)部地址總線202a-b和內(nèi)部數(shù)據(jù) 總線204a-b與邏輯行列206a-b通信。轉(zhuǎn)換緩沖器208通過外部地址總線212和窄外部數(shù) 據(jù)總線214以通信方式把存儲器模塊200與示例性存儲器控制器210相耦合。
[0021] 圖示示例的內(nèi)部地址總線202a(iABUS0)控制獨(dú)立于第二邏輯行列206b(邏輯 行列1)的第一邏輯行列206a(邏輯行列0)，并且圖示示例的內(nèi)部地址總線202b(iABUS 1)控制獨(dú)立于第一邏輯行列206a(邏輯行列0)的第二邏輯行列206b(邏輯行列1)。這通 過能夠控制彼此獨(dú)立的邏輯行列206a-b而提供了更高的內(nèi)部地址總線帶寬并且也減小了 內(nèi)部地址總線202a-b上的電負(fù)載。
[0022] 在圖示示例中，內(nèi)部地址總線204a_b被組合以形成寬內(nèi)部數(shù)據(jù)總線216。每個內(nèi) 部數(shù)據(jù)總線204a-b的寬度等于窄外部數(shù)據(jù)總線214的寬度。照此，寬內(nèi)部數(shù)據(jù)總線216的 寬度是窄外部數(shù)據(jù)總線214寬度的兩倍。在每個邏輯行列具有更多物理行列的示例中，寬 內(nèi)部數(shù)據(jù)總線的寬度是窄外部數(shù)據(jù)總線214寬度的兩倍多。在圖示示例中，在來自邏輯行 列206a-b的在寬內(nèi)部數(shù)據(jù)總線216上的單個數(shù)據(jù)訪問同時把數(shù)據(jù)的第一部分定位在內(nèi)部 數(shù)據(jù)總線204a上和把數(shù)據(jù)的第二部分定位在內(nèi)部數(shù)據(jù)總線204b上。在寬內(nèi)部數(shù)據(jù)總線216 上的單個數(shù)據(jù)訪問涉及在窄外部數(shù)據(jù)總線214上的兩個數(shù)據(jù)訪問。這樣，邏輯行列206a-b 和寬內(nèi)部數(shù)據(jù)總線216可以以窄外部數(shù)據(jù)總線214頻率的一半操作。存儲器控制器210和 存儲器模塊200之間的存儲器訪問可以使用相對較高性能的存儲器標(biāo)準(zhǔn)(例如在1600MHz 的窄外部數(shù)據(jù)總線214和在800MHz的外部地址總線212)來施行，而存儲器模塊200內(nèi)部的 存儲器訪問可以使用相對較低性能的存儲器標(biāo)準(zhǔn)(例如在800MHz的內(nèi)部數(shù)據(jù)總線204a-b 和在400MHz的內(nèi)部地址總線202a-b)來施行。這實現(xiàn)了使用低頻、低功率、低成本存儲器 來構(gòu)建存儲器模塊200,同時提供高性能存儲器接口給存儲器模塊200。
[0023] 在圖示示例中，圖2的內(nèi)部數(shù)據(jù)總線204a-b(iDBUSA和iDBUSB)可以被用于實 施圖1的內(nèi)部窄數(shù)據(jù)總線110,圖2的邏輯行列206a-b中的一個或兩個可以被用于實現(xiàn)一 個或多個邏輯行列，該邏輯行列包括圖1的物理行列104和/或圖1中未示出的其它物理 行列，圖2的轉(zhuǎn)換緩沖器208可以被用于實現(xiàn)圖1的轉(zhuǎn)換緩沖器芯片108,圖2的寬內(nèi)部數(shù) 據(jù)總線216可以被用于實現(xiàn)圖1的寬內(nèi)部數(shù)據(jù)總線202,圖2的窄外部數(shù)據(jù)總線214可以 被用于實現(xiàn)圖1的窄外部數(shù)據(jù)總線106,以及圖2的存儲器控制器210可以被用于實現(xiàn)圖1 的存儲器控制器112。
[0024] 雖然示例性存儲器模塊200被示出為N2架構(gòu)，但是可以使用附加的分離的內(nèi)部地 址和數(shù)據(jù)總線來實施每個邏輯行列中具有更多物理行列的配置。例如，M架構(gòu)可以使用四 個內(nèi)部地址總線和四個內(nèi)部數(shù)據(jù)總線來實施，其中內(nèi)部存儲器芯片以外部數(shù)據(jù)總線(例如 窄外部數(shù)據(jù)總線214)的四分之一頻率操作。N8架構(gòu)可以使用八個內(nèi)部地址總線和八個內(nèi) 部數(shù)據(jù)總線來實施，其中內(nèi)部存儲器芯片以外部數(shù)據(jù)總線(例如窄外部數(shù)據(jù)總線214)的八 分之一頻率操作。
[0025] 圖3是具有邏輯存儲器行列302a_b(邏輯行列0和邏輯行列1)的示例性存儲器 模塊300，邏輯存儲器行列302a-b具有可獨(dú)立選擇的邏輯子行列304a-b(邏輯行列0的 邏輯子行列〇和1)以及可獨(dú)立選擇的邏輯子行列306a-b(邏輯行列1的邏輯子行列0和 1)。內(nèi)部數(shù)據(jù)總線 308a(iDBUSA)、308b(iDBUSB)、308c(iDBUSC)和 308d(iDBUSD) 被示出為連接到邏輯行列302a-b以及子行列304a-b和306a-b。在圖示示例中，內(nèi)部數(shù)據(jù) 總線308a-d中的每一個是寬內(nèi)部數(shù)據(jù)總線(例如圖1的寬內(nèi)部數(shù)據(jù)總線102)的一部分，以 使得寬內(nèi)部數(shù)據(jù)總線的寬度等于所有內(nèi)部數(shù)據(jù)總線308a-d的寬度的和。雖然未示出，示例 性存儲器模塊300還包括四個內(nèi)部地址總線（iABUS)，其被布線到每個邏輯子行列304a-b 和306a-b。內(nèi)部數(shù)據(jù)總線308a-b和內(nèi)部地址總線（未示出）被連接在邏輯行列302a-b和 轉(zhuǎn)換緩沖器(例如圖1的轉(zhuǎn)換緩沖器芯片108)之間。圖示示例的存儲器模塊300可以被用 于實施圖1的存儲器模塊100,以使得圖3的邏輯行列302a-b中的一個或多個可以被用于 實現(xiàn)包括圖1的一個或多個物理行列104和/或圖1中未示出的其它物理行列的一個或多 個邏輯行列，并且圖3的內(nèi)部數(shù)據(jù)總線308a-d可以被用于實現(xiàn)圖1的內(nèi)部數(shù)據(jù)總線110。
[0026] 邏輯子行列304a_b和306a_b的可獨(dú)立選擇性減小了由內(nèi)部數(shù)據(jù)總線308a_d形 成的寬內(nèi)部數(shù)據(jù)總線的訪問粒度（granularity)，并且減小了激活/預(yù)充電功率。例如，在 不增加由圖3的存儲器模塊300實現(xiàn)的訪問粒度的情況下，使用4x64位字X突發(fā)8字=128 字節(jié)（B)(對于N8架構(gòu)，這個數(shù)量增加)來服務(wù)針對M結(jié)構(gòu)的存儲器訪問請求，并且激活命 令取出四倍多的位到行緩沖器。然而，除非存儲器控制器(例如圖1的存儲器控制器112) 實際上訪問所有被激活的位，否則存儲器模塊300在訪問被激活但未被使用的位時浪費(fèi)功 率和能量。
[0027] 為了避免由于被訪問但未被使用的位而浪費(fèi)功率和能量，圖示示例的存儲器模塊 300中的邏輯子行列304a-b和306a-b的可獨(dú)立選性實現(xiàn)僅訪問較大邏輯行列302a-b的 一部分，以使得僅期望來自行緩沖器的各個位的部分從邏輯行列302a-b取回。因此，在一 些示例中，作為對第二邏輯行列302b的兩個邏輯子行列306a-b的訪問（即對第二邏輯行列 302b中所有存儲器芯片的訪問)，可以訪問存儲器模塊300以從圖3中示出的大的行緩沖器 取回大寬度的數(shù)據(jù)。在這樣的示例中，數(shù)據(jù)的不同部分同時被定位在內(nèi)部數(shù)據(jù)總線308a-d 中不同的內(nèi)部數(shù)據(jù)總線上。在其它示例中，作為對第一邏輯行列302a的僅第一邏輯子行 列304a的訪問（即對第一邏輯行列302a中僅第一邏輯子行列304a中的(一個或多個)存儲 器芯片的訪問）而不訪問第一邏輯行列302a的第二邏輯子行列304b，可以訪問存儲器模塊 300以從圖3中示出的小的行緩沖器取回較小寬度的數(shù)據(jù)。在這樣的示例中，數(shù)據(jù)的不同部 分同時被定位在內(nèi)部數(shù)據(jù)總線308a-b上而在相同數(shù)據(jù)訪問期間不同時把任何數(shù)據(jù)定位在 內(nèi)部數(shù)據(jù)總線308c-d上。在圖示示例中，還可以通過僅訪問第二邏輯行列302b的第一邏 輯子行列306a而不訪問第二邏輯行列302b的第二邏輯子行列306b來訪問小的行緩沖器。 使用這個邏輯子行列可選擇性，存儲器模塊300的寬內(nèi)部數(shù)據(jù)總線的有效寬度是動態(tài)的， 以使得：在一些訪問中寬內(nèi)部數(shù)據(jù)總線具有與單個邏輯子行列(例如邏輯子行列304a-b和 306a-b中的單個邏輯子行列）的小的行緩沖器相等的有效寬度，并且在一些訪問中寬內(nèi)部 數(shù)據(jù)總線具有與整個邏輯行列(例如整個邏輯行列302a或302b)的大的行緩沖器相等的相 對較大有效寬度。
[0028] 雖然存儲器模塊300被示出為M架構(gòu)存儲器，每個邏輯行列具有較多物理行列的 架構(gòu)(例如N8、N16等）可以被類似地實施為具有可獨(dú)立選擇的邏輯子行列。在這樣的架構(gòu) 中，可以選擇寬內(nèi)部數(shù)據(jù)總線的更多寬度尺寸選項。例如，小的行緩沖器訪問可以訪問單個 邏輯子行列，中等行緩沖器訪問可以訪問兩個邏輯子行列，并且大的行緩沖器訪問可以訪 問四個邏輯子行列。
[0029] 圖4是示例性轉(zhuǎn)換緩沖器400,其可以與圖1和2的示例性存儲器模塊100和200 一起使用以在具有寬內(nèi)部數(shù)據(jù)總線410 (例如圖1的寬內(nèi)部數(shù)據(jù)總線102或圖2的寬內(nèi)部 數(shù)據(jù)總線216)的內(nèi)部接口 401和具有窄外部數(shù)據(jù)總線414 (例如圖1的窄外部數(shù)據(jù)總線 106或圖2的窄外部數(shù)據(jù)總線214)的外部接口 402之間交換數(shù)據(jù)。圖示示例的轉(zhuǎn)換緩沖 器400可以被用于實施圖1的轉(zhuǎn)換緩沖器芯片108和/或圖2的轉(zhuǎn)換緩沖器208。在圖示 示例中，轉(zhuǎn)換緩沖器400被定位在存儲器控制器（MC) 403和存儲器芯片404之間。在一些 示例中，轉(zhuǎn)換緩沖器400和存儲器芯片404被定位在存儲器模塊或存儲器器件(諸如DIMM 或3D芯片堆疊）上。在其它示例中，轉(zhuǎn)換緩沖器400和存儲器芯片404共同定位在具有存 儲器控制器403的處理器主板上。存儲器控制器403可以是圖1的存儲器控制器112和/ 或圖2的存儲器控制器210,并且存儲器芯片404可以實施圖1的邏輯行列104和/或圖2 的邏輯行列206a-b。
[0030] 示例性轉(zhuǎn)換緩沖器400被示出為具有N2結(jié)構(gòu)，針對該架構(gòu)，內(nèi)部接口 401具有用 于第一邏輯存儲器行列(例如，圖2的第一邏輯存儲器行列206a)的第一內(nèi)部地址總線406a (iABUSO)、用于第二邏輯存儲器行列（例如，圖2的第二邏輯存儲器行列206b)的第二內(nèi)部 地址總線406b(iABUSl)、用于訪問邏輯行列中的第一物理存儲器行列的第一內(nèi)部數(shù)據(jù)總線 408a(iDBUSA)以及用于訪問邏輯行列中的第二物理存儲器行列的第二內(nèi)部數(shù)據(jù)總線408b (iDBUSB)。內(nèi)部數(shù)據(jù)總線408a-b被組合使用以形成寬內(nèi)部數(shù)據(jù)總線410(例如與圖1的寬 內(nèi)部數(shù)據(jù)總線102和/或圖2的寬內(nèi)部數(shù)據(jù)總線216類似或相同)的相應(yīng)部分。示例性轉(zhuǎn)換 緩沖器400的外部接口 402包括外部地址總線412 (ABUS)和窄外部數(shù)據(jù)總線414 (DBUS) (例如與圖1的寬外部數(shù)據(jù)總線106和/或圖2的寬外部數(shù)據(jù)總線214類似或相同)。提供 內(nèi)部地址總線406a-b和內(nèi)部數(shù)據(jù)總線408a-b用于與存儲器芯片404通信，并且提供外部 地址總線412和窄外部數(shù)據(jù)總線414用于與存儲器控制器403通信。
[0031] 在圖4的N2架構(gòu)中，窄外部數(shù)據(jù)總線414以一頻率（f)操作，外部地址總線412以 該頻率的一半（f/2)操作，內(nèi)部地址總線406a-b以該頻率的四分之一（f/4)操作，并且寬內(nèi) 部數(shù)據(jù)總線410以該頻率的一半（f/2)操作。照此，窄外部數(shù)據(jù)總線414比寬內(nèi)部數(shù)據(jù)總 線410相對更快(在圖示示例中為兩倍快)。
[0032] 為了把外部地址總線412分開成兩個內(nèi)部地址總線406a_b，轉(zhuǎn)換緩沖器400被提 供有對應(yīng)于第一內(nèi)部地址總線406a的數(shù)據(jù)鎖存器(例如觸發(fā)器）418和轉(zhuǎn)換器420以及對 應(yīng)于第二內(nèi)部地址總線406b的數(shù)據(jù)鎖存器(例如觸發(fā)器）422和轉(zhuǎn)換器424。在圖示示例 中，外部地址總線412向數(shù)據(jù)鎖存器418和422提供數(shù)據(jù)，并且轉(zhuǎn)換器420和424向內(nèi)部地 址總線406a-b提供輸出。圖示示例的轉(zhuǎn)換器420和424提供地址命令轉(zhuǎn)換邏輯以便把從 存儲器控制器403在外部地址總線412上接收到的地址和命令行信號轉(zhuǎn)換成用于內(nèi)部地址 總線406a-b的對應(yīng)地址和命令行信號以訪問存儲器芯片404中的對應(yīng)邏輯行列（例如，圖 2的邏輯存儲器行列206a-b和/或包括圖1的物理行列104的(一個或多個）邏輯行列）。
[0033] 為了把窄外部數(shù)據(jù)總線414與寬內(nèi)部數(shù)據(jù)總線410對接，轉(zhuǎn)換緩沖器400被提供 有：用于把輸入數(shù)據(jù)從窄外部數(shù)據(jù)總線414轉(zhuǎn)移到第一內(nèi)部數(shù)據(jù)總線408a的數(shù)據(jù)輸入鎖 存器(例如觸發(fā)器）426、用于把輸入數(shù)據(jù)從窄外部數(shù)據(jù)總線414轉(zhuǎn)移到第二內(nèi)部數(shù)據(jù)總線 408b的數(shù)據(jù)輸入鎖存器(例如觸發(fā)器)428、用于把數(shù)據(jù)從窄內(nèi)部數(shù)據(jù)總線408a輸出到窄外 部數(shù)據(jù)總線414的數(shù)據(jù)輸出鎖存器(例如觸發(fā)器）432、以及用于把數(shù)據(jù)從窄內(nèi)部數(shù)據(jù)總線 408b輸出到窄外部數(shù)據(jù)總線414的數(shù)據(jù)輸出鎖存器(例如觸發(fā)器）434。
[0034] 第一和第二內(nèi)部數(shù)據(jù)總線408a_b中的每個與圖示示例的窄外部數(shù)據(jù)總線414具 有相同的數(shù)據(jù)寬度。數(shù)據(jù)輸入鎖存器426和428協(xié)調(diào)哪個來自窄外部數(shù)據(jù)總線414的數(shù)據(jù) 應(yīng)當(dāng)被輸出到哪個內(nèi)部數(shù)據(jù)總線408a。在圖示示例中，轉(zhuǎn)換器420和424分析地址并且控 制來自外部地址總線412的信號以及控制鎖存器426和428來鎖存在窄外部數(shù)據(jù)總線414 上從存儲器控制器403接收的對應(yīng)數(shù)據(jù)字。例如，轉(zhuǎn)換器420和424可以確定在窄外部數(shù) 據(jù)總線414上的數(shù)據(jù)將被鎖存在鎖存器426中以用于在寬內(nèi)部數(shù)據(jù)總線410的第一內(nèi)部數(shù) 據(jù)總線408a上輸出，并且接下來在窄外部數(shù)據(jù)總線414上立即顯現(xiàn)的數(shù)據(jù)將被鎖存在鎖存 器428中以用于在寬內(nèi)部數(shù)據(jù)總線410的第二內(nèi)部數(shù)據(jù)總線408b上輸出。當(dāng)數(shù)據(jù)被鎖存 在鎖存器426和428中的對應(yīng)鎖存器中時，轉(zhuǎn)換器420和424可以使得鎖存器426和428 在寬內(nèi)部數(shù)據(jù)總線410的內(nèi)部數(shù)據(jù)總線408a-b的對應(yīng)內(nèi)部數(shù)據(jù)總線上輸出它們的相應(yīng)數(shù) 據(jù)。這樣，轉(zhuǎn)換器420和424可以控制鎖存器426和428以把數(shù)據(jù)寫入到對應(yīng)的邏輯存儲 器行列(例如，圖2的邏輯存儲器行列206a-b和/或包括圖1的物理行列104的(一個或多 個）邏輯行列。
[0035] 在圖示示例中，復(fù)用器436耦合在數(shù)據(jù)輸出鎖存器432和434與窄外部數(shù)據(jù)總線 414之間以把來自寬內(nèi)部數(shù)據(jù)總線410的數(shù)據(jù)多路傳輸?shù)秸獠繑?shù)據(jù)總線414。因為在圖 示示例中寬內(nèi)部數(shù)據(jù)總線410是窄外部數(shù)據(jù)總線414寬度的兩倍，所以在單個訪問期間在 寬內(nèi)部數(shù)據(jù)總線410上從存儲器芯片404讀取的數(shù)據(jù)由復(fù)用器436在窄外部數(shù)據(jù)總線414 上作為兩個數(shù)據(jù)訪問輸出。這樣，寬內(nèi)部數(shù)據(jù)總線410可以按窄外部數(shù)據(jù)總線414速度的 一半操作。圖示示例的轉(zhuǎn)換器420和424分析外部地址總線412上的地址和控制信號以控 制鎖存器432和434何時鎖存來自寬內(nèi)部數(shù)據(jù)總線410的數(shù)據(jù)和復(fù)用器436如何布置來自 鎖存器432和434的數(shù)據(jù)以用于在窄外部數(shù)據(jù)總線414上輸出。
[0036] 雖然轉(zhuǎn)換緩沖器400被示出用于與N2架構(gòu)存儲器模塊一起使用，但是，通過添加 與鎖存器426、428、432和434類似的附加數(shù)據(jù)輸入和數(shù)據(jù)輸出鎖存器以及與內(nèi)部數(shù)據(jù)總線 408a和408b類似的對應(yīng)內(nèi)部數(shù)據(jù)總線以形成寬內(nèi)部數(shù)據(jù)總線410的附加部分，轉(zhuǎn)換緩沖器 400可以被擴(kuò)展用于與基于更大N的架構(gòu)(例如N8、N16等）一起使用。
[0037] 轉(zhuǎn)換緩沖器400的鎖存器418、422、426、428、432和434、轉(zhuǎn)換器420和424、以及復(fù) 用器436使得外部地址總線412和窄外部數(shù)據(jù)總線414可以使用轉(zhuǎn)換緩沖器400和存儲器 控制器403之間的存儲器接口標(biāo)準(zhǔn)來操作，該存儲器接口標(biāo)準(zhǔn)不同于用于轉(zhuǎn)換緩沖器400 和存儲器芯片404之間的內(nèi)部地址總線406a-b和寬內(nèi)部數(shù)據(jù)總線410的另一存儲器接口 標(biāo)準(zhǔn)。圖示示例的轉(zhuǎn)換器420和424生成：內(nèi)部數(shù)據(jù)訪問時序，可用于在轉(zhuǎn)換緩沖器400和 存儲器芯片404之間的寬內(nèi)部數(shù)據(jù)總線410上施行數(shù)據(jù)訪問；以及外部數(shù)據(jù)訪問時序，可用 于在存儲器控制器403和轉(zhuǎn)換緩沖器400之間的窄外部數(shù)據(jù)總線414上施行數(shù)據(jù)訪問。
[0038] 下面的表1示出了在基于不同N的架構(gòu)的基礎(chǔ)上的用于外部接口402的示例性相 對較快存儲器接口標(biāo)準(zhǔn)和用于內(nèi)部接口401的較慢存儲器接口標(biāo)準(zhǔn)。照此，表1的外部數(shù) 據(jù)訪問時序?qū)?yīng)于用于以相對較高頻率操作外部接口402的相對較快的存儲器訪問標(biāo)準(zhǔn)， 并且內(nèi)部數(shù)據(jù)訪問定時對應(yīng)于用于以相對較慢頻率操作內(nèi)部接口401的相對較慢的存儲 器訪問標(biāo)準(zhǔn)。表1中示出的存儲器接口標(biāo)準(zhǔn)僅是示例，并且本文公開的示例不限于這樣的 存儲器接口標(biāo)準(zhǔn)和/或操作頻率。
[0039] 表1-針對外部和內(nèi)部接口的存儲器接口標(biāo)準(zhǔn)

【權(quán)利要求】
1. 一種訪問數(shù)據(jù)的方法，包括： 對至少第一和第二獨(dú)立可選邏輯子行列施行同時數(shù)據(jù)訪問以便經(jīng)由存儲器器件中的 寬內(nèi)部數(shù)據(jù)總線訪問第一數(shù)據(jù)，所述存儲器器件具有轉(zhuǎn)換緩沖器芯片、獨(dú)立可選邏輯子行 列中的存儲器芯片、把轉(zhuǎn)換緩沖器芯片連接到存儲器控制器的窄外部數(shù)據(jù)總線以及在轉(zhuǎn)換 緩沖器芯片和存儲器芯片之間的寬內(nèi)部數(shù)據(jù)總線； 僅對第一獨(dú)立可選邏輯子行列施行數(shù)據(jù)訪問以經(jīng)由寬內(nèi)部數(shù)據(jù)總線訪問第二數(shù)據(jù)；以 及 在分離的數(shù)據(jù)轉(zhuǎn)移期間把第一數(shù)據(jù)的第一部分、第一數(shù)據(jù)的第二部分和第二數(shù)據(jù)定位 在窄外部數(shù)據(jù)總線上。
2. 如權(quán)利要求1所述的方法，還包括：其中與窄外部數(shù)據(jù)總線相比，寬內(nèi)部數(shù)據(jù)總線操 作得相對較慢。
3. 如權(quán)利要求2所述的方法，其中寬內(nèi)部數(shù)據(jù)總線的寬度是窄外部數(shù)據(jù)總線寬度的至 少兩倍。
4. 如權(quán)利要求2所述的方法，其中訪問第一數(shù)據(jù)包括把來自第一邏輯子行列的第一數(shù) 據(jù)的第一部分定位在寬內(nèi)部數(shù)據(jù)總線的第一部分上，并且同時把來自第二邏輯子行列的第 一數(shù)據(jù)的第二部分定位在寬內(nèi)部數(shù)據(jù)總線的第二部分上，并且其中訪問第二數(shù)據(jù)包括把整 個第二數(shù)據(jù)定位在寬內(nèi)部數(shù)據(jù)總線的第一部分上，而不同時在寬內(nèi)部數(shù)據(jù)總線的第二部分 上定位任何數(shù)據(jù)。
5. -種用于訪問數(shù)據(jù)的設(shè)備，包括： 第一和第二輸入數(shù)據(jù)同步隊列，定位在存儲器器件的窄外部數(shù)據(jù)總線和存儲器器件的 寬內(nèi)部數(shù)據(jù)總線之間； 第一和第二輸出數(shù)據(jù)同步隊列，定位在窄外部數(shù)據(jù)總線和寬內(nèi)部數(shù)據(jù)總線之間以便從 寬內(nèi)部數(shù)據(jù)總線同時接收第一數(shù)據(jù)和第二數(shù)據(jù)； 復(fù)用器，與第一和第二輸出數(shù)據(jù)同步隊列通信以在第一時間把來自第一輸出數(shù)據(jù)同步 隊列的第一數(shù)據(jù)定位在窄外部數(shù)據(jù)總線上，并且在不同于第一時間的第二時間把來自第二 輸出數(shù)據(jù)同步隊列的第二數(shù)據(jù)定位在窄外部數(shù)據(jù)總線上； 第一轉(zhuǎn)換器，定位在存儲器器件的外部地址總線和存儲器器件的第一內(nèi)部地址總線之 間；以及 第二轉(zhuǎn)換器，定位在外部地址總線和存儲器器件的第二內(nèi)部地址總線之間，第一和第 二轉(zhuǎn)換器生成對應(yīng)于存儲器器件的存儲器芯片的內(nèi)部數(shù)據(jù)訪問時序，所述內(nèi)部數(shù)據(jù)訪問時 序不同于與窄外部數(shù)據(jù)總線上的數(shù)據(jù)訪問對應(yīng)的外部數(shù)據(jù)訪問時序。
6. 如權(quán)利要求5所述的設(shè)備，其中第一數(shù)據(jù)來自第一存儲器行列并且第二數(shù)據(jù)來自第 二存儲器行列，復(fù)用器把來自第一和第二輸出數(shù)據(jù)同步隊列的第一數(shù)據(jù)和第二數(shù)據(jù)輸出到 窄外部數(shù)據(jù)總線，同時第一和第二轉(zhuǎn)換器引起從第三存儲器行列取回第三數(shù)據(jù)以用于存儲 在第一輸出數(shù)據(jù)同步隊列中并且從第四存儲器行列取回第四數(shù)據(jù)以用于存儲在第二輸出 數(shù)據(jù)同步隊列中。
7. 如權(quán)利要求5所述的設(shè)備，其中外部數(shù)據(jù)訪問時序?qū)?yīng)于與以第一頻率操作窄外部 數(shù)據(jù)總線相關(guān)聯(lián)的第一存儲器訪問標(biāo)準(zhǔn)，并且內(nèi)部數(shù)據(jù)訪問時序?qū)?yīng)于與以第二頻率操作 寬內(nèi)部數(shù)據(jù)總線相關(guān)聯(lián)的第二存儲器訪問標(biāo)準(zhǔn)，第二頻率與第一頻率相比相對較慢。
8. 如權(quán)利要求5所述的設(shè)備，其中外部數(shù)據(jù)訪問時序?qū)?yīng)于圖形雙數(shù)據(jù)速率（GDDR)動 態(tài)隨機(jī)存取存儲器，并且內(nèi)部數(shù)據(jù)訪問時序?qū)?yīng)于雙數(shù)據(jù)速率（DDR)動態(tài)隨機(jī)存取存儲器 或低功率雙數(shù)據(jù)速率（LPDDR)動態(tài)隨機(jī)存取存儲器之一。
9. 如權(quán)利要求5所述的設(shè)備，其中外部數(shù)據(jù)訪問時序?qū)?yīng)于雙數(shù)據(jù)速率（DDR)動態(tài)隨 機(jī)存取存儲器，并且內(nèi)部數(shù)據(jù)訪問時序?qū)?yīng)于以下各項之一：雙數(shù)據(jù)速率（DDR)動態(tài)隨機(jī) 存取存儲器；低功率雙數(shù)據(jù)速率（LPDDR)動態(tài)隨機(jī)存取存儲器；或非易失性存儲器，包括相 變隨機(jī)存取存儲器、自旋扭矩轉(zhuǎn)移隨機(jī)存取存儲器或憶阻器存儲器。
10. 如權(quán)利要求5所述的設(shè)備，其中外部數(shù)據(jù)訪問時序?qū)?yīng)于低功率雙數(shù)據(jù)速率版本2 (LPDDR2)動態(tài)隨機(jī)存取存儲器，并且內(nèi)部數(shù)據(jù)訪問時序?qū)?yīng)于低功率雙數(shù)據(jù)速率（LPDDR) 動態(tài)隨機(jī)存取存儲器。
11. 如權(quán)利要求5所述的設(shè)備，其中外部數(shù)據(jù)訪問時序?qū)?yīng)于與以第一頻率操作窄外 部數(shù)據(jù)總線相關(guān)聯(lián)的非工業(yè)標(biāo)準(zhǔn)存儲器接口，并且內(nèi)部數(shù)據(jù)訪問時序?qū)?yīng)于與以第二頻率 操作寬內(nèi)部數(shù)據(jù)總線相關(guān)聯(lián)的工業(yè)標(biāo)準(zhǔn)存儲器接口，第二頻率與第一頻率相比相對較慢。
12. 如權(quán)利要求5所述的設(shè)備，其中第一轉(zhuǎn)換器引起第一 chipkill錯誤校正代碼的取 回，第一 chipkill錯誤校正代碼對應(yīng)于來自存儲器器件的第一數(shù)據(jù)，第二轉(zhuǎn)換器引起第二 chipkill錯誤校正代碼的取回，第二chipkill錯誤校正代碼對應(yīng)于來自存儲器器件的第 二數(shù)據(jù)，第一輸出數(shù)據(jù)同步隊列把第一數(shù)據(jù)與第一 chipkill錯誤校正代碼存儲在一起以 在窄外部數(shù)據(jù)總線上同時輸出第一數(shù)據(jù)和第一 chipkill錯誤校正代碼，并且第二輸出數(shù) 據(jù)同步隊列把第二數(shù)據(jù)與第二chipkill錯誤校正代碼存儲在一起以在窄外部數(shù)據(jù)總線上 同時輸出第二數(shù)據(jù)和第二chipkill錯誤校正代碼。
13. -種存儲器模塊，包括： 緩沖器，用于與存儲器控制器的外部數(shù)據(jù)總線和外部地址總線通信；以及 多個存儲器芯片，經(jīng)由對應(yīng)的內(nèi)部數(shù)據(jù)總線和內(nèi)部地址總線以通信方式耦合到緩沖 器，所述緩沖器： 從存儲器芯片的第一行列取回第一數(shù)據(jù)和第二數(shù)據(jù)，在第一和第二數(shù)據(jù)的取回之間具 有第一時間延遲， 從存儲器芯片的第二行列取回第三數(shù)據(jù)和第四數(shù)據(jù)，在第三和第四數(shù)據(jù)的取回之間具 有第二時間延遲， 在外部數(shù)據(jù)總線上輸出第一、第二、第三和第四數(shù)據(jù)，在第一、第二、第三和第四數(shù)據(jù)的 任何之間不具有任何時間延遲。
14. 如權(quán)利要求13所述的存儲器模塊，其中緩沖器響應(yīng)于外部地址總線上的突發(fā)命令 而發(fā)起對第一、第二、第三和第四數(shù)據(jù)的取回，并且緩沖器通過幾乎同時地發(fā)送突發(fā)突變命 令到第一和第二存儲器行列來取回第一、第二、第三和第四數(shù)據(jù)。
15. 如權(quán)利要求13所述的存儲器模塊，其中第一和第二時間延遲是與使用突發(fā)突變4 命令取回第一、第二、第三和第四數(shù)據(jù)相關(guān)聯(lián)的突發(fā)突變4 (BC4)不利后果。
16. 如權(quán)利要求13所述的存儲器模塊，還包括數(shù)據(jù)輸出同步隊列，用于在外部數(shù)據(jù)總 線上輸出第一、第二、第三和第四數(shù)據(jù)之前緩沖第一、第二、第三和第四數(shù)據(jù)，而在第一、第 二、第三和第四數(shù)據(jù)的任何之間不具有任何時間延遲。
【文檔編號】G06F13/38GK104508646SQ201280075199
【公開日】2015年4月8日 申請日期:2012年6月8日 優(yōu)先權(quán)日:2012年6月8日
【發(fā)明者】H. 尹 D., 姆拉利馬諾哈爾 N., 張 J., 蘭岡納坦 P. 申請人:惠普發(fā)展公司，有限責(zé)任合伙企業(yè)