用于運行處理器的方法
【專利摘要】本發(fā)明涉及一種用于運行處理器的方法，通過以下步驟：提供具有第一指令序列(32)的第一程序(10)；提供至少一個具有第二指令序列(24)的第二程序(12)，其中，第一程序(10)包括具有時間關鍵的指令(20)的時間關鍵的區(qū)段(52)；在處理器流水線(18)中處理來自第一和第二程序(10，12)的指令(20，24，32)；識別第一程序(10)中的時間關鍵的區(qū)段(52)的起始時間點；以及一旦識別了第一程序(10)中的時間關鍵的區(qū)段(52)的起始時間點，將預先確定的中斷程序(26)插入到至少一個第二程序(12)中。
【專利說明】用于運行處理器的方法

【技術領域】
[0001]本發(fā)明涉及一種用于運行處理器的方法。此外，本發(fā)明還涉及一種處理器。最后，本發(fā)明還涉及一種具有處理器的自動化設備。

【背景技術】
[0002]現(xiàn)代的處理器如今具有不止一個計算內核，并且因為它們能夠真正并行地執(zhí)行多個程序，而被稱為多核處理器(MultiCore-Prozessoren MC)。在此過程中，每個程序在一個單獨的處理器內核(Core)上運行，并且只要這個程序還在運行，它就不必與其他的程序分享這個處理器內核連同其所有的像浮點運算單元(Floating point unit,FPU)這樣的子單
J Li ο
[0003]在第一個多核處理器出現(xiàn)之前已經存在雛形，它們雖然能夠建立一定的并行性，但是沒有立即并行地設置在已經存在的計算內核之外的附加的完整的計算內核。這項技術公知為超線程技術(Hyper-Threading HT)。此時，一個處理器內核由處理不同任務的單元構成。例如對此有在處理器寄存器和存儲器之間交換數(shù)據(jù)的加載-存儲-單元(Load-Storage-Unit LSU),或者負責整數(shù)計算的算術-邏輯-單元(Arithmetic-Logical-Unit ALU)。
[0004]只要存在數(shù)據(jù)，這些單元甚至已經可以在具有一個處理器內核的處理器中部分地并行地工作。因此，ALU可以利用在特定的寄存器中的值工作，而LSU加載其他的寄存器或者將其傳輸給存儲器。處理器在內部具有所謂的流水線，其中依次運行各個指令，其中，流水線的各個階段構成了處理器中不同的單元。然而在大部分情況下，這些單元必須相互等待，因此只能部分地填充該流水線，并且沒有充分利用理論上可能的計算效率。盡管HT-處理器在內部僅可以多重支配部分附加的處理器，通過它向操作系統(tǒng)扮演兩個或者多個處理器，HT-處理器盡可能地消除了這一局限性。
[0005]因此,例如可以在具有一個處理器內核(Single-Core-Prozessor單核處理器)的處理器上近乎并行地運行兩個程序。在此，每個程序包括一個指令的列表(指令隊列Instruct1n-Queue),這些指令必須依次運行。在單核處理器中，順序是明確的，并且在任意多次的執(zhí)行之后指令鏈的運行時間也總是一樣的。在這種情況下，這些程序的運行是確定性地。但是在HT-處理器中，處理器在其內部混合來自兩個可使用的指令列表的指令，以便盡可能最佳地填充流水線，并且實現(xiàn)理論上可能的總計算效率。
[0006]在許多程序中確實很好地實現(xiàn)了這一點，其中基于以下事實，即不是所有的單元都存在多個，所以不能實現(xiàn)雙倍的或者η倍的效率。最重要的是像FPU這樣的復雜單元在HT處理器中通常只能進行一次。如果兩個進行浮點-算法的程序并行運行，那么HT處理器不比普通的單核處理器更快。但是因為這種情況通常很少見，所以HT處理器基本上能夠提升計算效率。
[0007]但是，此時的缺點是，程序的運行時間不再是能預見的，因為它在很大程度上依賴于第二個程序的指令。因此，在多次運行時產生了多個不同的運行時間。在標準操作系統(tǒng)(通用操作系統(tǒng)General-Purpose-Operating-Systems, GP0S)中，因為此時程序不需要在確定的時間內完成它們的任務，判定性是沒有意義的。但是，在其中也使用實時操作系統(tǒng)(實時操作系統(tǒng)，Real-Time-Operating-System, RT0S)的實時-系統(tǒng)的范圍內，能預見的運行時間是應用程序的關鍵組成部分。
[0008]上述情況妨礙了在實時-系統(tǒng)中使用HT處理器。在許多配置中，除了實時-應用還運行非實時-應用程序，例如操作界面。相對于真正的多核處理器，HT處理器可以提供一種低成本的替代方案，以便至少非-實時-應用程序獲得更高的計算效率，但是由于其對實時-應用的運行時間有很大的時間上的影響，所以不能被使用。
[0009]即使是真正的多核計算機也具有一定的局限性，一旦除了使用所有單元以多重形式存在于其中的處理器之外，還使用其他例如存儲器或者外圍設備的僅在整個系統(tǒng)中存在一次的組件，這些組件就會因此導致單個程序的彼此阻礙。


【發(fā)明內容】

[0010]因此，本發(fā)明的目的在于，指出一種途徑，S卩如何可以提升處理器的效率和可靠性。
[0011]根據(jù)本發(fā)明，通過一種根據(jù)權利要求1的、用于運行處理器的方法實現(xiàn)該目的。以相同的方式，該目的通過一種根據(jù)權利要求7的處理器并且通過根據(jù)權利要求10的自動化設備來實現(xiàn)。本發(fā)明的有利改進方案在從屬權利要求中給出。
[0012]根據(jù)本發(fā)明的用于運行處理器的方法包括提供包含第一指令序列的第一程序；提供至少一個包含第二指令序列的第二程序，其中，第一程序包含具有時間關鍵的指令的時間關鍵的區(qū)段；在處理器流水線中處理來自第一和第二程序的指令；識別第一程序中的時間關鍵的區(qū)段的起始時間點；并且一旦識別了第一程序中的時間關鍵的區(qū)段的起始時間點，就將預先確定的中斷程序插入到至少一個第二程序中。
[0013]指令的概念特別地理解成處理器的機器指令。這些指令可以分配給處理器的相應單元。區(qū)段的概念特別的描述了多個彼此相關的指令。作為程序特別地理解為由處理器運行的指令的列表，以便實現(xiàn)確定的功能。此時，指令可以分配給相應的區(qū)段。
[0014]現(xiàn)在，在處理器上提供了至少兩個程序，它們包含相應的指令序列。這些程序也被稱為指令隊列(Instruct1n-Queues)。處理器包括至少兩個邏輯內核，其中，為每個邏輯內核分配一個程序。因此，處理器構造成如同超線程處理器(HT處理器)?，F(xiàn)在，處理器上的第一程序可以包括時間關鍵的區(qū)段或者時間關鍵的指令或指令序列。如此，第一程序可以包含非時間關鍵的區(qū)段和時間關鍵的區(qū)段。
[0015]此外，處理器或者在處理器的存儲器裝置上運行的操作系統(tǒng)設計用于，識別第一程序中的時間關鍵的進程的起始時間點。一旦得知第一程序中的時間關鍵的進程的起始時間點，就將預先確定的中斷程序插入到至少一個第二程序中。換句話說，通過相應的中斷程序中斷或停止當前在至少第二程序上的提供的或被處理的區(qū)段。這個中斷程序可以包含預知的或預先確定的指令的序列。因此，能夠準確地預言該中斷程序。在中斷程序中優(yōu)選地準確地認識到，執(zhí)行哪些指令以及在此過程中訪問處理器的哪些部分。因此，可以使得其上處理了時間關鍵的指令或區(qū)段的處理器也對系統(tǒng)的非時間關鍵的部分開放，而不會在這個過程中對時間關鍵的進程有不利的影響。常用的HT處理器中的區(qū)段或指令的混合會導致指令列表的不確定地運行的原因，重要的方面就是不能預見性，其中指令相應的位于其他程序中。根據(jù)本發(fā)明，如此實現(xiàn)該目的，即定義其他的程序的指令或區(qū)段，該程序在實例中也允許處理時間關鍵的進程序列。
[0016]優(yōu)選地，隨著第一程序中時間關鍵的區(qū)段的開始，為了插入中斷程序將中斷信號發(fā)送到第二程序。一般來說，因為時間關鍵的處理器必須對事件作出反應，可以通過中斷(Interrupt)開始時間關鍵的區(qū)段或時間關鍵的序列。這種事件可以或者例如由計時器控制的循環(huán)地出現(xiàn)。同樣地，這種事件也可以偶爾因為警報而出現(xiàn)。現(xiàn)在，第一程序中的時間關鍵的區(qū)段或時間關鍵的序列的開始將中斷信號或Interrupt傳輸?shù)教幚砥鞯闹辽俚诙绦?，其中，從操作系統(tǒng)的角度將第二程序視為獨立的并且完整的內核。現(xiàn)在，插入第二程序中的也可以被稱為中斷服務程序(Interrupt-Service-Routine, ISR)的中斷程序使第二處理器內核進入所定義的狀態(tài)。因此，在具有至少兩個邏輯內核的處理器中，當?shù)谝贿壿媰群吮蛔R別為時間關鍵的區(qū)段時，至少使第二邏輯內核進入特定的狀態(tài)。
[0017]在優(yōu)選的實施方式中，在處理器流水線中以能預見的順序一起處理時間關鍵的區(qū)段連同中斷程序。當在第一程序中識別了時間關鍵的區(qū)段時，那么在至少第二程序中插入預先限定的或預先確定的中斷程序。因為這種也可稱為空閑-任務(Idle-Task)的中斷程序由已知的指令構成，盡管與時間關鍵的區(qū)段的未知指令相混合，但該混合物在處理器流水線中仍是明確的。這導致了，特別是在多次運行時間關鍵的程序時得到一直相同的運行時間。
[0018]借助中斷程序的第二或者更多邏輯內核以及程序的停止狀態(tài)使得為時間關鍵的區(qū)段保留必要的確定性成為可能。此外，因為當目前沒有處理時間關鍵的區(qū)段時，非時間關鍵的程序可以使用大于一個的處理器邏輯內核，相對于單-處理器-解決方案，利用所描述的方法在處理非時間關鍵的程序時能夠實現(xiàn)更高的流通量。當時間關鍵的區(qū)段不活動時，非時間關鍵的程序可以使用至少兩個HT-處理器的邏輯內核。因為根據(jù)由于并行地處理而被提升的數(shù)據(jù)流通量來評估非時間關鍵的程序，非確定性的混合在此是不相關的。因此，可以提升整個處理器或設備的效率，而不會在此過程中影響了可靠性。
[0019]優(yōu)選地，利用時間關鍵的區(qū)段也終止了中斷程序。因此，通過中斷程序只會在這種時間期限內打斷或者停止非時間關鍵的程序，即為處理時間關鍵的區(qū)段所需要的時間期限。緊接著又可以在這兩個處理器邏輯內核上分別處理非時間關鍵的程序。因此，在處理器上可以加速處理非時間關鍵的程序或指令。
[0020]在一種設計方案中，中斷程序包括從存儲器中讀取一個值、將讀取的值與預先確定的值相比較、并且如果讀取的值和規(guī)定的值不同，重新啟動中斷程序。在中斷程序或空閑任務中，首先從預先確定的存儲器單元中讀取一個值或日期。緊接著比較這個值是否與預先確定的值一致。如果不一致，那么在存儲器中重新讀取這個值，并且因此再次啟動例行程序。利用這些指令也定義了使用哪些處理器的單元。其中，特別是使用這種單元，其在處理器中存在多個或者是第二程序或第二邏輯內核單獨享有的單元。這種單元例如可以是加載-存儲-單元(Load-Storage-Unit),它能夠從存儲器中加載相應的值。此外可以使用所謂的比較-單元(Compare-Unit),它能夠比較相應的值。特別是可以使用處理器的內存單元作為從中讀取值的存儲單元。因此可以防止在中斷程序期間訪問物理的主存儲器。因此識別了由中斷程序所使用的處理器的單元。其他的單元不受限制地供用于處理時間關鍵的區(qū)段的程序或邏輯內核使用。由此不會對時間關鍵的區(qū)段或指令列表的運行時間造成不利的影響。
[0021]在一種設計方案中，由此終止中斷程序，S卩，將與預先確定的值相等的值寫入到存儲器中。在中斷程序期間，可以從處理器的內存中讀取一個值，并且與預先確定的值進行比較。只要時間關鍵的區(qū)段還沒有停止或完成，就不將預先確定的值寫入到存儲器中。在完成時間關鍵的區(qū)段以后首先將預先確定的值寫入到存儲器中。因此也停止了中斷程序的例行程序。在此有利的是，選擇位于處理器內的、并且不在物理主存儲器內的存儲單元，從而中斷程序或空閑任務不能占據(jù)像存儲器連接部或者甚至總線系統(tǒng)這樣的唯一的資源。因此能夠以簡單的方式終止中斷程序，并且能夠相應地在至少兩個程序或邏輯內核上處理非時間關鍵的指令。
[0022]根據(jù)本發(fā)明的處理器包括用于提供包含第一指令序列的第一程序的第一處理器單元；至少一個用于提供至少一個包含第二指令序列的第二程序的第二處理器單元，其中，第一程序包含時間關鍵的區(qū)段；用于處理來自第一和第二程序的指令的處理器流水線和具有操作系統(tǒng)的存儲器裝置，其中，處理器還設計用于運行操作系統(tǒng)，并且其中，處理器或操作系統(tǒng)還設計用于識別第一程序中的時間關鍵的區(qū)段的起始時間點，并且一旦識別了第一程序中的時間關鍵的區(qū)段的起始時間點，將預先確定的中斷程序插入到至少一個第二程序中。
[0023]優(yōu)選地，處理器包含數(shù)據(jù)交換單元和比較單元，其中，數(shù)據(jù)交換單元還構造成，在中斷程序期間從存儲器中讀取一個值，并且其中，比較單元還構造成，在中斷程序期間將讀取的值與預先確定的值相比較。因此可以確保，在中斷程序期間只使用確定的處理器的單元。優(yōu)選地使用這種供相應的處理器邏輯內核或程序單獨使用的單元。同樣，優(yōu)選的也可以使用處理器的內存。
[0024]在其他的設計方案中，處理器至少包括兩個處理器內核。除了 HT-處理器之外，前述用于運行處理器的方法也可以用于真正的多核-處理器，其中，所有的內核都具有所有必需的單元。在常用的多核處理器中，即使嚴格地劃分了分配給相應的處理器內核的時間關鍵的和非時間關鍵的程序，因為兩個分應用程序都訪問了例如存儲器的其他系統(tǒng)組件或者外圍設備，也可能導致非-確定性的狀態(tài)。最重要的是，因為多內核的處理器與多個外圍設備的連接是通過單個的總線系統(tǒng)(大部分是PCI或PCIe)構建的，即使不同的應用程序使用不同的外圍設備，外圍設備也會導致許多問題。由此導致的可能的相互阻礙能夠通過所述方法排除。
[0025]其他的優(yōu)點是，通過該方法同樣實現(xiàn)了確定性的緩存-表現(xiàn)。不僅在許多的多核-處理器中，而且在超線程-處理器中，多個內核都分享緩存。如果內核中的程序或指令中的一個不能訪問緩存，而是必須訪問主存儲器，那么整體運行時間明顯減慢。當在運行時間關鍵的區(qū)段時在至少一個其他的程序或內核上運行定義了的中斷程序時，實時-應用程序可以不被它的緩存-表現(xiàn)所影響。
[0026]根據(jù)本發(fā)明的自動化設備包括前述的處理器。自動化設備通常具備兩個重要的功能，即，真正地控制物理進程和與外界通信。通信可以或者通過操作界面或者通過到外部操作設備的網絡連接來進行?？刂莆锢磉M程通常需要遵守特定的時間條件，而在通信時，由于使用者反應遲緩就必須設計相應的等待時間?？刂乒δ芡ǔＲ馕吨鴷r間關鍵的區(qū)段，它大多數(shù)時只需要一小部分處理器的計算效率。但是，控制任務必須隨時都能夠執(zhí)行。為了使狀態(tài)可視化或者為了與其他的設備交換數(shù)據(jù)，通信程序通常需要明顯更大份額的計算效率。通過使用根據(jù)本發(fā)明的處理器能夠為通信程序提供明顯更多的計算效率。此外通過這種處理器還可以節(jié)省成本。
[0027]前面結合根據(jù)本發(fā)明的方法所提到的優(yōu)點和改進方案同樣能夠轉移到根據(jù)本發(fā)明的處理器和根據(jù)本發(fā)明的自動化設備上。

【專利附圖】

【附圖說明】
[0028]現(xiàn)在借助附圖詳細闡述本發(fā)明。其中示出:
[0029]圖1是在超線程-處理器中程序運行的示意圖；
[0030]圖2是兩個程序的指令布置的示意圖，其中，第一程序包含時間關鍵的區(qū)段；
[0031]圖3是兩個程序的和處理器流水線的指令布置的示意圖；
[0032]圖4是測試布置的示意圖；和
[0033]圖5是其他的測試布置的示意圖。

【具體實施方式】
[0034]下面詳細描述的實施例是本發(fā)明的優(yōu)選實施方式。
[0035]圖1在示意圖中示出根據(jù)現(xiàn)有技術在處理器上對程序的處理。這種處理器被稱為超線程-處理器。處理器包括一個處理器內核，在其上面例如設計了兩個處理器單元。此時，每個處理器單元分配給一個程序?，F(xiàn)在，在處理器上運行著第一程序10和第二程序12。第一程序10包括第一指令序列14，并且第二程序12包括第二指令序列16。
[0036]第一程序10中的指令14的順序和第二程序12中的指令16的順序是明確對應的。在第一程序10中并且在第二程序12中可以處理時間關鍵的和非時間關鍵的區(qū)段。在處理器流水線18中處理來自第一程序10的指令14和來自第二程序12的指令16。在處理器流水線18中，對指令14和16進行相應的分類和處理。此時，在處理器流水線中得到第一指令14和第二指令16的不確定的并且雜亂的順序。
[0037]第一程序10和第二程序12可以理解為處理器邏輯內核，其中，處理器只包括一個處理器內核。此時，根據(jù)處理器的生產商，處理器的不同單元可能存在一個或者多個。執(zhí)行簡單的計算任務的單元通常存在多個，其中，復雜的單元僅存在一個。
[0038]圖2示出兩個程序10和12的示意圖，其中，第一程序10包括一個時間關鍵的區(qū)段52。因為它必須對事件做出反應，通常由Interrupt啟動這種時間關鍵的區(qū)段52。這種事件例如可以循環(huán)地出現(xiàn)或者僅偶爾出現(xiàn)。通過箭頭22標示了時間關鍵的區(qū)段52的起始時間點。第二程序12包括一個非時間關鍵的區(qū)段52。
[0039]此外，該處理器或者在處理器的存儲器裝置上運行的操作系統(tǒng)還構造成，用于識別第一程序中的時間關鍵的區(qū)段52的開始或起始時間點。一旦得知第一程序10中的時間關鍵的區(qū)段52的起始時間點，將預先確定的中斷程序26插入到第二程序12中。
[0040]隨著時間關鍵的區(qū)段52的開始，將相應的中斷信號或Interrupt發(fā)送到第二程序12。這導致了，第二程序12上執(zhí)行的非時間關鍵的區(qū)段54被打斷，或者在非時間關鍵的區(qū)段54中插入了中斷程序26。從第一程序10傳輸?shù)降诙绦?2中的Interrupt在圖2中用箭頭28標示。
[0041]中斷程序也可以被稱為空閑任務，它可以包括以下步驟:
[0042]-從存儲器中讀取一個值，
[0043]-將讀取的值與預先確定的值相比較，并且
[0044]-如果讀取的值與規(guī)定的值不同，重新啟動中斷程序。
[0045]利用這個指令順序同樣定義了使用處理器的哪些單元。在這里僅使用加載-存儲-單元和比較-單元。此外，優(yōu)選地訪問處理器的內存。
[0046]隨著時間關鍵的區(qū)段52的結束，中斷程序26也結束了。當時間關鍵的區(qū)段52已結束，通過寫入指令將預先確定的值寫入到被中斷程序26持續(xù)讀取的存儲器單元中。這在圖2中示例性地用箭頭30表示。
[0047]圖3示出了在第一程序10中的、第二程序12中的和處理器流水線18中處理指令的示意圖。第一程序10不僅包括非時間關鍵的區(qū)段56或指令32，而且還包括時間關鍵的區(qū)段52或指令20。如果在第一程序10中識別出時間關鍵的區(qū)段20的起始時間點，則在第二程序12中插入預先確定的中斷程序26。此時，目前在第二程序上運行的非時間關鍵的區(qū)段24被中斷或停止。
[0048]在處理器流水線18中處理來自程序10和12的區(qū)段和指令20，24，26，32。
[0049]在識別出時間關鍵的區(qū)段52之前，以不能預見的順序完成第一程序10的和第二程序12的指令24，32，并且在處理器流水線18的范圍38中示出了這個指令順序。一旦識別出時間關鍵的區(qū)段52的起始點，中斷程序26插入到第二程序中。中斷程序26包含預先確定的步驟。通過一起處理來自第一程序的時間關鍵的區(qū)段52和來自第二程序12的中斷程序26，獲得指令20，26的確定的并且能預見的順序。這在處理器流水線的范圍36中示出。在時間關鍵的區(qū)段52結束以后，中斷程序26也結束了。緊接著處理來自第一程序10和第二程序12的非時間關鍵的區(qū)段54，56。這由處理器流水線18中的范圍34表示。
[0050]圖4示出了用于對根據(jù)本發(fā)明的方法進行定量評估的測試布置的示意圖。其中，第一程序包括時間關鍵的區(qū)段52。第二程序12包括非時間關鍵的或非時間關鍵的區(qū)段54。在第一種測試條件下，分別將一個超線程處理過程的邏輯內核分配到第一程序10中和第二程序12中。在其他測試條件下，可以為第一程序10和第二程序12分別分配一個多核處理器(Multicore-Prozessors)的處理器內核。
[0051]在這種測試場景下,使用浮點單元(Floating Point Unit, FPU)用于計算。在具有兩個邏輯內核的HT-處理器中僅存在一個這種浮點單元。隨后實現(xiàn)以下測試場景:非時間關鍵的區(qū)段54執(zhí)行FPU所需要的持續(xù)性計算。相應地觸發(fā)了時間關鍵的區(qū)段52，并且其也執(zhí)行FPU上的計算。此時，時間關鍵的區(qū)段52測量用于在FPU上進行計算的運行時間。
[0052]在此，區(qū)段52，54有目的地分布在HT-處理器或MC-處理器的兩個邏輯內核上，使得它們并行地填充程序10，12。下面的表格示出了在不同的測試情況下的對時間關鍵的區(qū)段52運行時間的測量值，其中，在操作系統(tǒng)或操作系統(tǒng)中沒有采取任何措施。每次測試都進行了 60000次運行。
[0053]

【權利要求】
1.一種用于運行處理器的方法，通過 -提供具有第一指令序列(32)的第一程序(10)， -提供至少一個具有第二指令序列(24)的第二程序(12)，其中-所述第一程序(10)包括具有時間關鍵的指令(20)的時間關鍵的區(qū)段(52)，以及-在處理器流水線(18)中處理來自所述第一程序和所述第二程序(10，12)的所述指令(20，24，32)， 其特征在于 -識別所述第一程序(10)中的所述時間關鍵的區(qū)段(52)的起始時間點，以及-一旦識別了所述第一程序(10)中的所述時間關鍵的區(qū)段(52)的所述起始時間點，就將預先確定的中斷程序(26)插入到所述至少一個第二程序(12)中。
2.根據(jù)權利要求1所述的方法，其特征在于，隨著所述第一程序中所述時間關鍵的區(qū)段(52)的開始，為了插入所述中斷程序(26)將中斷信號發(fā)送到所述第二程序(12)。
3.根據(jù)權利要求1或2所述的方法，其特征在于，在所述處理器流水線(18)中以能預見的順序一起處理所述時間關鍵的區(qū)段(52)和所述中斷程序(26)。
4.根據(jù)前述權利要求中任一項所述的方法，其特征在于，所述中斷程序(26)同樣隨著所述時間關鍵的區(qū)段(52)終止。
5.根據(jù)前述權利要求中任一項所述的方法，其中，所述中斷程序(26)包括以下步驟: -從存儲器中讀取 值， -將所述讀取的值與預先確定的值進行比較，以及 -如果所述讀取的值與所述確定的值不同，則重新啟動所述中斷程序(26)。
6.根據(jù)權利要求4或5所述的方法，其中，通過將等于所述預先確定的值的值寫入到存儲器中來終止所述中斷程序(26)。
7.—種處理器,具有 -用于提供具有第一指令序列(32)的第一程序(10)的第一處理器單元， -至少一個用于提供至少一個具有第二指令序列(24)的第二程序(12)的第二處理器單元，其中 -所述第一程序包括具有時間關鍵的指令(20)的時間關鍵的區(qū)段(52)， -用于處理來自所述第一程序和所述第二程序(10，12)的所述指令(20，24，32)的處理器流水線(18)，以及 -具有操作系統(tǒng)的存儲器裝置，其中，所述處理器設計用于實施所述操作系統(tǒng)， 其特征在于 -所述處理器或所述操作系統(tǒng)設計用于識別所述第一程序(10)中的所述時間關鍵的區(qū)段(52)的起始時間點，并且一旦識別了所述第一程序(10)中的所述時間關鍵的區(qū)段(52)的所述起始時間點，預先確定的中斷程序(26)就插入到所述至少一個第二程序(12)中。
8.根據(jù)權利要求7所述的處理器，其特征在于，所述處理器包括數(shù)據(jù)交換單元和比較單元，其中，所述數(shù)據(jù)交換單元設計用于在所述中斷程序(26)期間讀取來自存儲器中的值，并且其中，所述比較單元設計用于在所述中斷程序(26)期間比較所述讀取的值與預先確定的值。
9.根據(jù)權利要求7或8所述的處理器，其特征在于，所述處理器包括至少兩個處理器內核。
10.一種具有根據(jù)前 述權利要求中任一項所述的處理器的自動化設備。
【文檔編號】G06F9/54GK104081344SQ201280068191
【公開日】2014年10月1日 申請日期:2012年1月31日 優(yōu)先權日:2012年1月31日
【發(fā)明者】勒內·格拉夫, 沃爾夫岡·哈特曼 申請人:西門子公司