專(zhuān)利名稱(chēng)：一種pcb主板的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及內(nèi)存裝置，尤其涉及一種降低因內(nèi)存拓?fù)渥兏a(chǎn)生的風(fēng)險(xiǎn)的PCB主板。
背景技術(shù)：
隨著嵌入式系統(tǒng)的發(fā)展，DDR3內(nèi)存顆粒的使用越來(lái)越多，DDR3內(nèi)存顆粒由于制程技術(shù)的提升，使用DDR3內(nèi)存顆粒成本低、速度快和功耗低，這些優(yōu)點(diǎn)使得DDR3內(nèi)存顆粒在嵌入式系統(tǒng)中得到越來(lái)越多的應(yīng)用。DDR3內(nèi)存顆粒的拓?fù)浞绞街饕袃煞N，一種是T型拓?fù)?，一種是Fly-by拓?fù)?。T型拓?fù)浣Y(jié)構(gòu)的內(nèi)存顆粒離主CPU芯片距離非常短，因此信號(hào)質(zhì)量很好，因此很多主CPU廠家推薦客戶(hù)使用的內(nèi)存拓?fù)錇門(mén)型拓?fù)浣Y(jié)構(gòu)。對(duì)于裝有類(lèi)型為1.MX6Q/1.MX6D的CPU的PCB主板，其內(nèi)存裝置現(xiàn)有技術(shù)使用的是T型拓?fù)浣Y(jié)構(gòu)。但是T型拓?fù)鋵?duì)此種PCB主板生產(chǎn)型廠家來(lái)說(shuō)，不止PCB走線水平要提升，生產(chǎn)工藝也要提升，后續(xù)維修的成本也要提升。因此這種拓?fù)洳⒉皇呛苓m合小廠家的制作。

實(shí)用新型內(nèi)容本實(shí)用新型主要解決的技術(shù)問(wèn)題是提供一種便于生產(chǎn)加工的使用1.MX6Q/1.MX6D類(lèi)型的CPU的PCB主板。為解決上述技術(shù)問(wèn)題，本實(shí)用新型采用的一個(gè)技術(shù)方案是:提供一種PCB主板，包括=CPU及與CPU電連接的內(nèi)存裝置，所述CPU的類(lèi)型為1.MX6Q/1.MX6D，所述內(nèi)存裝置的拓?fù)浣Y(jié)構(gòu)為Fly-by拓?fù)浣Y(jié)構(gòu)。其中，所述內(nèi)存裝置包括:PCB底板，其上設(shè)有通孔；多個(gè)內(nèi)存芯片，包括一首內(nèi)存芯片、多個(gè)中間內(nèi)存芯片及一尾內(nèi)存芯片，所述內(nèi)存芯片設(shè)于所述PCB底板的正面；與所述內(nèi)存芯片 對(duì)應(yīng)的內(nèi)存電源，設(shè)有去I禹電容，所述內(nèi)存芯片與所述去率禹電容連接，所述去耦電容設(shè)置于所述PCB底板的背面且通過(guò)所述通孔與內(nèi)存芯片電連接；第一控制/地址線，其一端連接至所述首內(nèi)存芯片，另一端接收來(lái)自相應(yīng)信號(hào)線的控制信號(hào)；第二控制/地址線，將所述首內(nèi)存芯片與一中間內(nèi)存芯片相連、將另一中間內(nèi)存芯片與尾內(nèi)存芯片相連并將相鄰的中間內(nèi)存芯片相連，且連接所述這些內(nèi)存芯片的第二指令/地址線長(zhǎng)度等長(zhǎng)；匹配電阻，與所述尾內(nèi)存芯片電連接；以及，VTT終端器，其與所述匹配電阻電連接。其中，所述內(nèi)存裝置還包括與CPU電連接的內(nèi)存控制器，連接于所述第一控制/地址線的另一端。[0015]其中，所述內(nèi)存芯片為第三代雙通道同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。其中，所述內(nèi)存裝置的差分時(shí)鐘線的匹配阻抗電路包括:第一電阻，其阻值為50歐姆，一端連接于正差分時(shí)鐘線；第二電阻，其阻值為50歐姆，一端連接所述第一電阻的另一端，另一端連接負(fù)差分時(shí)鐘線；以及一 104電容，其一端連接于所述第一電阻、第二電阻的公共節(jié)點(diǎn)處，另一端連接至外接電源。本實(shí)用新型的有益效果是:使用本技術(shù)方案提供的PCB主板，能夠?qū)⑹褂?.MX6Q/
1.MX6D類(lèi)型CPU的不便加工的T型拓?fù)涞闹靼鍝Q為便于加工的Fly-by拓?fù)?，通過(guò)本技術(shù)方案提供的內(nèi)存裝置拓?fù)浣Y(jié)構(gòu)，使PCB走線難度降低，走線空間變大，難度降低，且后續(xù)維修維護(hù)成本低，解決了現(xiàn)在技術(shù)中提到的諸多不足。

圖1是本實(shí)用新型一實(shí)施方式中內(nèi)存裝置的架構(gòu)示意圖；圖2是本實(shí)用新型另一實(shí)施方式中內(nèi)存裝置的結(jié)構(gòu)示意圖。標(biāo)號(hào)說(shuō)明:100-內(nèi)存裝置；101-內(nèi)存控制器；102-內(nèi)存芯片，1021-首內(nèi)存芯片，1022-中間內(nèi)存芯片，1023-尾內(nèi)存芯片；103-第一控制/地址線；105-第二控制/地址線；106-VTT 終端器。
具體實(shí)施方式
為詳細(xì)說(shuō)明本實(shí)用新型的技術(shù)內(nèi)容、構(gòu)造特征、所實(shí)現(xiàn)目的及效果，以下結(jié)合實(shí)施方式并配合附圖詳予說(shuō)明。本實(shí)用新型具體提供一種PCB主板，包括:CPU及與CPU電連接的內(nèi)存裝置100，所述CPU的類(lèi)型為1.MX6Q/1.MX6D，所述內(nèi)存裝置的拓?fù)浣Y(jié)構(gòu)為Fly-by拓?fù)浣Y(jié)構(gòu)。請(qǐng)參閱圖1及圖2，本實(shí)施方式提供一種內(nèi)存裝置，包括:內(nèi)存控制器101、多個(gè)內(nèi)存芯片102、內(nèi)存電源、第一控制/地址線103、第二控制/地址線105、VTT終端器106及與所述VTT終端器106相連接的匹配電阻。所述內(nèi)存裝置還包括PCB底板，其上設(shè)置有上述多個(gè)內(nèi)存芯片102、內(nèi)存電源、第一控制/地址線103、第二控制/地址線105、VTT終端器106及與所述VTT終端器106相連接的匹配電阻。所述PCB底板包括正面、背面，其上設(shè)有通孔。在本實(shí)施方式中，多個(gè)內(nèi)存芯片102設(shè)于所述PCB底板的正面(即背景技術(shù)中提到的內(nèi)存顆粒)，包括一首內(nèi)存芯片1021、多個(gè)中間內(nèi)存芯片1022及一尾內(nèi)存芯片1023 ；具體的，圖1中所示的實(shí)施方式中內(nèi)存芯片102的具體類(lèi)型為第三代雙通道同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR3，具有4個(gè):DDR3SDRAM0 DDR3SDRAM3，其中，首內(nèi)存芯片1021為DDR3SDRAM0、多個(gè)中間內(nèi)存芯片1022為DDR3SDRAM1 DDR3SDRAM2及尾內(nèi)存芯片1023為DDR3SDRAM3。多個(gè)內(nèi)存電源，與所述內(nèi)存芯片102—一對(duì)應(yīng)連接，每個(gè)內(nèi)存電源設(shè)有與內(nèi)存芯片電連接的去耦電容，所述去耦電容均勻分布在內(nèi)存裝置的PCB底板上。在具體的實(shí)施方式中，內(nèi)存芯片102在PCB底板的同一面(正面)放置，去耦電容放置在PCB底板的另一面(背面)，即PCB底板的正面放置內(nèi)存芯片102，背面放置去耦電容。所述去耦電容通過(guò)PCB底板上的通孔與內(nèi)存芯片102電連接。為能夠去耦效果更好，去耦電容與內(nèi)存芯片102的位置正好相對(duì)，這樣也能夠更大限度的降低PCB走線難度。第一控制/地址線103，其一端連接至所述首內(nèi)存芯片1021，另一端與內(nèi)存控制器101連接，接收來(lái)自CPU的控制信號(hào)。內(nèi)存控制器101與CPU電連接，將CPU發(fā)出的控制通過(guò)第一控制/地址線103傳送到內(nèi)存芯片102，具體的，傳送至首內(nèi)存芯片1021DDR3SDRAM0。第二控制/地址線105，將所述首內(nèi)存芯片1021與一中間內(nèi)存芯片1022相連、將另一中間內(nèi)存芯片1022與尾內(nèi)存芯片1023相連并將相鄰的中間內(nèi)存芯片1022相連，且連接所述這些內(nèi)存芯片102的第二控制/地址線105的長(zhǎng)度等長(zhǎng)，數(shù)據(jù)線組內(nèi)實(shí)現(xiàn)等長(zhǎng)控制，解決各內(nèi)存芯片102之間存在的延遲問(wèn)題。這樣通過(guò)第二控制/地址線105將由第一控制/地址線103傳送來(lái)的控制從首內(nèi)存芯片1021DDR3SDRAM0依次傳送到中間內(nèi)存芯片1022DDR3SDRAM1 DDR3SDRAM2，再傳送到尾內(nèi)存芯片 1023 為 DDR3SDRAM3。在優(yōu)選的實(shí)施例中，連接這些內(nèi)存芯片的樁線盡量達(dá)到最短。對(duì)于不同類(lèi)型的內(nèi)存芯片、CPU速率等硬件條件，樁線的最短范圍也不盡相同。這些需要根據(jù)實(shí)際情況進(jìn)行調(diào)試，在本領(lǐng)域中均可以實(shí)現(xiàn)?，F(xiàn)有技術(shù)中匹配電阻設(shè)在CPU與內(nèi)存芯片102中間，在本技術(shù)方案中，匹配電阻的位置發(fā)生了改變，將所述尾內(nèi)存芯片1023與匹配電阻相連。VTT終端器106與所述匹配電阻電連接。正如圖2所示，改為設(shè)在內(nèi)存芯片102的最遠(yuǎn)端，即設(shè)在最后一片內(nèi)存芯片102之后。在其他的實(shí)施方式中，所述內(nèi)存芯片102還可以為雙通道同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，或?yàn)榈诙p通道同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。在本技術(shù)方案具體的實(shí)施方式中，內(nèi)存芯片102要注意包地處理，能夠?qū)崿F(xiàn)內(nèi)存芯片102與其他信號(hào)和電源的隔離。在本實(shí)施方式中，所述內(nèi)存裝置的差分時(shí)鐘線的匹配阻抗電路包括:第一電阻，其阻值為50歐姆，一端連接于正差分時(shí)鐘線；第二電阻，其阻值為50歐姆，一端連接所述第一電阻的另一端，另一端連接負(fù)差分時(shí)鐘線；以及一 104電容，其一端連接于所述第一電阻、第二電阻的公共節(jié)點(diǎn)處，另一端連接至外接電源。通過(guò)上述提供的技術(shù)方案可以得到如下技術(shù)效果:1、提高Fly-by拓?fù)浣Y(jié)構(gòu)應(yīng)用于相應(yīng)平臺(tái)的成功率；2、PCB走線難度降低，走線空間變大，難度降低；3、生產(chǎn)工藝要求降低，內(nèi)存芯片為BGA封裝，外圍的去耦電容離它的位置有要求，例如可以將其放置在內(nèi)存芯片下方，即滿(mǎn)足生產(chǎn)工藝，在降低因拓?fù)涓淖兌a(chǎn)生的風(fēng)險(xiǎn)的同時(shí)也保證了去耦電容的作用效果；4、內(nèi)存芯片與內(nèi)存電源一一對(duì)應(yīng)連接，其內(nèi)存芯片的電源完整性得到有效保證；5、此外，后續(xù)的維修維護(hù)成本低。以上所述僅為本實(shí)用新型的實(shí)施例，并非因此限制本實(shí)用新型的專(zhuān)利范圍，凡是利用本實(shí)用新型說(shuō)明書(shū)及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本實(shí)用新型的專(zhuān)利保護(hù)范圍內(nèi)。
權(quán)利要求1.一種PCB主板，其特征在于，包括:CPU及與CPU電連接的內(nèi)存裝置，所述CPU的類(lèi)型為1.MX6Q/1.MX6D，所述內(nèi)存裝置的拓?fù)浣Y(jié)構(gòu)為fly-by拓?fù)浣Y(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的PCB主板，其特征在于，所述內(nèi)存裝置包括: PCB底板，其上設(shè)有通孔； 多個(gè)內(nèi)存芯片，包括一首內(nèi)存芯片、多個(gè)中間內(nèi)存芯片及一尾內(nèi)存芯片，所述內(nèi)存芯片設(shè)于所述PCB底板的正面； 與所述內(nèi)存芯片 對(duì)應(yīng)的內(nèi)存電源，設(shè)有去I禹電容，所述內(nèi)存芯片與所述去I禹電容連接，所述去耦電容設(shè)置于所述PCB底板的背面且通過(guò)所述通孔與內(nèi)存芯片電連接； 第一控制/地址線，其一端連接至所述首內(nèi)存芯片，另一端接收來(lái)自相應(yīng)信號(hào)線的控制信號(hào)； 第二控制/地址線，將所述首內(nèi)存芯片與一中間內(nèi)存芯片相連、將另一中間內(nèi)存芯片與尾內(nèi)存芯片相連并將相鄰的中間內(nèi)存芯片相連； 匹配電阻，與所述尾內(nèi)存芯片電連接； 以及，VTT終端器，其與所述匹配電阻電連接。
3.根據(jù)權(quán)利要求2所述的PCB主板，其特征在于，還包括與CPU電連接的內(nèi)存控制器，連接于所述第一控制/地址線的另一端。
4.根據(jù)權(quán)利要求2所述的PCB主板，其特征在于，所述內(nèi)存芯片為第三代雙通道同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。
5.根據(jù)權(quán)利要求2-4任一項(xiàng)所述的PCB主板，其特征在于，所述內(nèi)存裝置的差分時(shí)鐘線的匹配阻抗電路包括: 第一電阻，其阻值為50歐姆，一端連接于正差分時(shí)鐘線； 第二電阻，其阻值為50歐姆，一端連接所述第一電阻的另一端，另一端連接負(fù)差分時(shí)鐘線； 以及一 104電容，其一端連接于所述第一電阻、第二電阻的公共節(jié)點(diǎn)處，另一端連接至外接電源。
專(zhuān)利摘要本實(shí)用新型公開(kāi)一種PCB主板，包括CPU及與CPU電連接的內(nèi)存裝置，所述CPU的類(lèi)型為i.MX6Q/i.MX6D，所述內(nèi)存裝置的拓?fù)浣Y(jié)構(gòu)為fly-by拓?fù)浣Y(jié)構(gòu)。使用本技術(shù)方案提供的PCB主板，能夠?qū)⑹褂胕.MX6Q/i.MX6D類(lèi)型CPU的不便加工的T型拓?fù)涞闹靼鍝Q為便于加工的Fly-by拓?fù)洌ㄟ^(guò)本技術(shù)方案提供的內(nèi)存裝置拓?fù)浣Y(jié)構(gòu)，使PCB走線難度降低，走線空間變大，難度降低，且后續(xù)維修維護(hù)成本低，解決了現(xiàn)在技術(shù)中提到的諸多不足。
文檔編號(hào)G06F1/16GK203054679SQ20122074972
公開(kāi)日2013年7月10日 申請(qǐng)日期2012年12月31日 優(yōu)先權(quán)日2012年12月31日
發(fā)明者林志洪, 龔澤, 王國(guó)華, 黃金生, 王勇 申請(qǐng)人:福建星網(wǎng)視易信息系統(tǒng)有限公司