混合信號(hào)ip核原型設(shè)計(jì)系統(tǒng)的制作方法【專利摘要】一種混合信號(hào)IP核原型設(shè)計(jì)系統(tǒng)，涉及用于原型設(shè)計(jì)具有混合信號(hào)知識(shí)產(chǎn)權(quán)(IP)核的集成電路(C)的系統(tǒng)，包括通過將該IP核劃分成數(shù)字IP部分和模擬IP部分，使用分立可編程數(shù)字ICs和分立模擬ICs實(shí)現(xiàn)該IP核?！緦＠f明】混合信號(hào)IP核原型設(shè)計(jì)系統(tǒng)【
背景技術(shù)：
】[0001]本發(fā)明涉及集成電路設(shè)計(jì)，且更特別地，涉及用于原型設(shè)計(jì)同時(shí)包括模擬和數(shù)字電路的集成電路的系統(tǒng)。[0002]在電子設(shè)計(jì)中，混合信號(hào)集成電路(IC)是同時(shí)具有形成在單個(gè)半導(dǎo)體管芯(die)上的模擬和數(shù)字電路的1C。分離的模擬和/或數(shù)字電路可以一個(gè)或更多的知識(shí)產(chǎn)權(quán)(IP)核的形式提供，也稱為IP塊或簡單IPs，它們是預(yù)先設(shè)計(jì)的可再使用的例如邏輯、單元或芯片布局設(shè)計(jì)的單元。單個(gè)的IP塊可僅為數(shù)字的、僅為模擬的或?yàn)橥瑫r(shí)包括模擬和數(shù)字部分的混合信號(hào)。[0003]混合信號(hào)技術(shù)使得可設(shè)計(jì)和制造片上系統(tǒng)(SoC)ICs,如其名稱所表現(xiàn)出的，其可在單個(gè)半導(dǎo)體封裝中或甚至在單個(gè)半導(dǎo)體管芯上提供完整的處理系統(tǒng)。[0004]對(duì)于設(shè)計(jì)、制造、測(cè)試和使用(即開發(fā)與專用SoC—起使用的軟件)中，混合信號(hào)ICs可能是復(fù)雜的，且在IC設(shè)計(jì)領(lǐng)域中有相當(dāng)新的進(jìn)展，因此在開始大規(guī)模制造之前的驗(yàn)證設(shè)計(jì)或開發(fā)軟件以控制和使用完全的混合信號(hào)SoC中有助于IC設(shè)計(jì)者/開發(fā)者的工具是有限的。【專利附圖】【附圖說明】[0005]參照附圖，僅通過實(shí)例描述本發(fā)明的進(jìn)一步的細(xì)節(jié)、方面和實(shí)施方式。在附圖中，相似的參考標(biāo)記用于識(shí)別相似或功能類似的元件。圖中的元件為了簡化和清楚地示出且不必按比例繪制。[0006]圖1示出根據(jù)本發(fā)明的一個(gè)示例型實(shí)施方式的混合信號(hào)集成電路的原型設(shè)計(jì)的方法的實(shí)例。[0007]圖2原理性地示出片上混合信號(hào)系統(tǒng)集成電路結(jié)構(gòu)的實(shí)例。[0008]圖3以更具體的方式原理性地示出圖1的混合信號(hào)部分。[0009]圖4示出提供的混合信號(hào)集成電路的混合信號(hào)部分如何可由分立的模擬和數(shù)字構(gòu)件形成的更具體的實(shí)例。[0010]圖5示出可替換的數(shù)字IP部分和接口結(jié)構(gòu)如何可復(fù)用以及其第一選擇的實(shí)例。[0011]圖6示出空白FPGA中未定義的管腳引出如何可轉(zhuǎn)換成適于編程的FPGA中的不同數(shù)字IP/接口結(jié)構(gòu)的一組管腳引出實(shí)例。[0012]圖7示出來自圖7的適于編程的FPGA如何可連接至具有不同AIPIP核的多種情形的單個(gè)外部模擬IP測(cè)試芯片的實(shí)例。[0013]圖8示出單核數(shù)字IP部分如何可從多個(gè)子部分形成出來、在例如FPGAs的多個(gè)可再編程邏輯ICs上實(shí)現(xiàn)的實(shí)例?！揪唧w實(shí)施方式】[0014]本發(fā)明提供如所附的權(quán)利要求所述的一種原型設(shè)計(jì)混合信號(hào)集成電路的方法和原型設(shè)計(jì)混合信號(hào)集成電路的系統(tǒng)。本發(fā)明特定的實(shí)施方式在從屬權(quán)利要求中給出。參照下文中描述的實(shí)施方式，本發(fā)明的這些和其它方面將變得清楚并被闡明。[0015]示出的本發(fā)明的實(shí)施方式大多可使用本領(lǐng)域技術(shù)人員公知的電子構(gòu)件和電路實(shí)施。因此，不會(huì)以任何超出本發(fā)明的相關(guān)概念的了解和理解之外的程度對(duì)細(xì)節(jié)進(jìn)行闡釋，以不會(huì)從本發(fā)明的教導(dǎo)產(chǎn)生混淆和模糊。[0016]由于當(dāng)前可得的預(yù)硅設(shè)計(jì)模型和模擬混合信號(hào)(AMS)驗(yàn)證工具的受限的范圍、精度和規(guī)模，嵌入在例如SoC芯片中的混合信號(hào)知識(shí)產(chǎn)權(quán)(IP)核/塊處在較高的風(fēng)險(xiǎn)。[0017]此外，對(duì)于混合信號(hào)集成電路，特別是在獨(dú)立模擬IP測(cè)試芯片中，缺少可重構(gòu)和可完全達(dá)到的功能性輸入/輸出(I/o)接口測(cè)試性，且通常缺少準(zhǔn)備和產(chǎn)生適合的操作系統(tǒng)或其它計(jì)算機(jī)程序以控制或利用混合信號(hào)集成電路的最終大規(guī)模制造形式所需的整體混合信號(hào)集成電路應(yīng)用可見度。而且，在例如具有嵌入式混合信號(hào)IPS的SoC芯片的混合信號(hào)集成電路中失效的調(diào)試通常非常耗時(shí)并具有低的可觀測(cè)性，且與混合信號(hào)硅的修訂有關(guān)的成本聞得多。[0018]因此，此處描述的實(shí)例提供一種混合信號(hào)集成電路原型設(shè)計(jì)系統(tǒng)以測(cè)試現(xiàn)實(shí)客戶應(yīng)用環(huán)境中的混合信號(hào)IP(包括相關(guān)的硬件和/或軟件)，從而在實(shí)際獲取混合信號(hào)集成電路(例如SoC)最終的大規(guī)模制造版本之前，可進(jìn)行任何有關(guān)的由SoC驅(qū)動(dòng)的操作系統(tǒng)或客戶應(yīng)用的開發(fā)。因此，使用這一系統(tǒng)，可在獲取硅芯片之前測(cè)試混合信號(hào)IP的功能和開發(fā)相關(guān)的軟件，以由此減少用于與混合信號(hào)IP有關(guān)的測(cè)試和軟件開發(fā)的制造循環(huán)時(shí)間。[0019]而且，測(cè)試結(jié)果可較快獲取，且因此在特定的SoC物理產(chǎn)品設(shè)計(jì)定型之前，如果需要，可對(duì)設(shè)計(jì)進(jìn)行改變。同樣，該原型設(shè)計(jì)系統(tǒng)也可在大規(guī)模制造之前用于測(cè)試/驗(yàn)證混合信號(hào)集成系統(tǒng)本身的最終設(shè)計(jì)。因此，實(shí)例提供了減少用來提供最終的混合信號(hào)集成電路本身和相關(guān)的軟件所花費(fèi)的時(shí)間的手段。[0020]下面，將通過片上系統(tǒng)(SoC)的內(nèi)容描述一種原型設(shè)計(jì)實(shí)例型混合信號(hào)集成電路的方法，但本發(fā)明不限于此，而是可應(yīng)用于任意的混合信號(hào)集成電路。[0021]概括地，本發(fā)明提供一種原型設(shè)計(jì)包括至少一個(gè)混合知識(shí)產(chǎn)權(quán)(IP)核的集成電路的方法，包括通過將至少一個(gè)混合信號(hào)IP核劃分成數(shù)字IP部分和模擬IP部分并隨后在一個(gè)或多個(gè)可編程數(shù)字集成電路中實(shí)現(xiàn)數(shù)字IP部分和在一個(gè)或更多的分立的模擬集成電路中實(shí)現(xiàn)模擬IP部分，使用一個(gè)或更多的分立的可編程數(shù)字集成電路和一個(gè)或更多的分立的模擬集成電路實(shí)現(xiàn)至少一個(gè)混合信號(hào)知識(shí)產(chǎn)權(quán)(IP)核。模擬IP部分可包括一個(gè)或更多的模擬IP塊，每一個(gè)IP塊包括專用模擬功能(其可實(shí)現(xiàn)為不具有內(nèi)置控制功能的分離的外部/分立IC)。至少一個(gè)混合信號(hào)IP核劃分成數(shù)字IP部分和模擬IP部分可進(jìn)一步包括將數(shù)字IP部分細(xì)劃分成數(shù)字控制部分和接口結(jié)構(gòu)部分。數(shù)字控制部分可采用用于每一個(gè)模擬IP塊的數(shù)字控制邏輯的形式。[0022]該方法可進(jìn)一步包括形成數(shù)字控制部分和接口結(jié)構(gòu)部分以便它們?cè)谑褂弥惺强蛇x擇的和/或可再編程的，例如通過使用多路復(fù)用器和控制寄存器或通過實(shí)時(shí)再實(shí)現(xiàn)完全可再編程數(shù)字邏輯IC設(shè)計(jì)制造。[0023]數(shù)字控制部分可操作地控制一個(gè)或更多的對(duì)應(yīng)的模擬IP部分，而接口結(jié)構(gòu)部分可操作地將數(shù)字控制部分耦合至一個(gè)或更多的對(duì)應(yīng)模擬IP部分。[0024]該一個(gè)或更多的分立的模擬ICs可包括單個(gè)外部模擬IC封裝中的多個(gè)嵌入式模擬IP塊，每一個(gè)模擬IP塊在該單個(gè)外部模擬IC封裝的管腳引出配置中具有其自相關(guān)的輸入和輸出。此處公開的方法和系統(tǒng)(即裝置)可用于開發(fā)和測(cè)試形成在單個(gè)半導(dǎo)體管芯上的片上系統(tǒng)(SoC)集成電路設(shè)計(jì)和/或由多個(gè)提供在單個(gè)半導(dǎo)體封裝中的半導(dǎo)體管芯形成的封裝內(nèi)系統(tǒng)(SIP)集成電路設(shè)計(jì)。[0025]實(shí)例包括其中可編程數(shù)字集成電路可由場(chǎng)可編程門陣列、FPGAs和/或可編程邏輯器件、PLDs或任意其它形成的可再編程邏輯結(jié)構(gòu)的實(shí)現(xiàn)。[0026]此處描述的該方法和系統(tǒng)的實(shí)例不僅可用于開發(fā)混合信號(hào)集成電路，也可調(diào)試、測(cè)試和開發(fā)計(jì)算機(jī)程序環(huán)境，例如用于與提出的混合集成電路的任意原型的最終大規(guī)模制造版本一起使用的操作系統(tǒng)和驅(qū)動(dòng)器。這可包括提出的原型集成電路的重復(fù)測(cè)試和驗(yàn)證操作，且在測(cè)試重復(fù)過程中當(dāng)出現(xiàn)不希望的測(cè)試和驗(yàn)證結(jié)果時(shí)，再設(shè)計(jì)提出的原型集成電路并再實(shí)現(xiàn)用于再測(cè)試和再驗(yàn)證的系統(tǒng)結(jié)構(gòu)。[0027]描述的方法可進(jìn)一步包括將提出的原型集成電路最終完全測(cè)試和驗(yàn)證的重復(fù)版本轉(zhuǎn)換成作為完全集成的混合信號(hào)片上系統(tǒng)集成電路或系統(tǒng)級(jí)封裝的最終大規(guī)模制造版本。[0028]現(xiàn)在參照?qǐng)D1，示出了原型設(shè)計(jì)混合信號(hào)IClOO的方法的特定實(shí)例90。該方法包括將混合信號(hào)IP塊劃分成數(shù)字部分(即DIP和/或IA)和模擬IP部分10，在可再編程邏輯20中實(shí)現(xiàn)數(shù)字部分并在外部模擬測(cè)試IC/芯片30中實(shí)現(xiàn)模擬IP部分。一旦整體混合信號(hào)IC的提出的設(shè)計(jì)的各個(gè)部分(即數(shù)字IP和模擬IP)在IC原型設(shè)計(jì)系統(tǒng)的各個(gè)部分中實(shí)現(xiàn)，它們的操作可被測(cè)試和/或驗(yàn)證40?？蛇x地，原型設(shè)計(jì)的測(cè)試和驗(yàn)證可導(dǎo)致重復(fù)再設(shè)計(jì)50(和隨后的測(cè)試以及進(jìn)一步的再設(shè)計(jì)重復(fù))，以朝著提出的最終原型設(shè)計(jì)改進(jìn)SoC的整體設(shè)計(jì)。[0029]結(jié)果是為后續(xù)軟件開發(fā)60(即分別設(shè)計(jì)適合的操作系統(tǒng)或其它軟件例程以使SoC能使用的過程)準(zhǔn)備的完全操作的提出的原型SoCIC設(shè)計(jì)。[0030]圖2示出了SoC設(shè)計(jì)100的實(shí)例，包括可操作地控制SoC的整體功能性的系統(tǒng)控制器(即處理器核)110，包括以下中的一個(gè)或更多項(xiàng)目:一個(gè)或更多的混合信號(hào)IP塊(210-2X0)、一個(gè)或更多的數(shù)字IP塊150和一個(gè)或更多的模擬IP塊160。IP塊也可稱為IP核。一個(gè)或更多的模擬IP核160與一個(gè)或更多的數(shù)字IP核160的結(jié)合本身可稱作整體(綜合的)混合信號(hào)IP核。除了不受在使用中至少一個(gè)混合信號(hào)IP核的限制，本發(fā)明不受使用的模擬、數(shù)字或混合信號(hào)部分的數(shù)目的限制。[0031]在使用中特定的SoC設(shè)計(jì)中，如果需要，系統(tǒng)控制器110可通過例如公共總線(202，如示出的)的適合的方式或其它適合或等價(jià)的方式(未示出)，操作地耦合至存在于特定SoC設(shè)計(jì)中的模擬/數(shù)字/混合信號(hào)IP核中的每一個(gè)，以在使用中對(duì)各個(gè)IP核提供控制(由此提供適當(dāng)?shù)墓δ?，且可操作地耦合至系統(tǒng)存儲(chǔ)器120和或例如系統(tǒng)輸入/輸出130。[0032]系統(tǒng)控制器110也可使用專用存儲(chǔ)器總線115而不是使用用于互連其它IP核(參見圖3以了解更多細(xì)節(jié))相同的公共總線來操作地耦合至系統(tǒng)存儲(chǔ)器。本發(fā)明不受其中最終的SoC的不同部分被互連的特定方式的限制，實(shí)際上，這是使用此處描述的實(shí)例的原型設(shè)計(jì)混合信號(hào)ICs的主要優(yōu)點(diǎn)-不同部分之間的互連的具體形式是完全可再編程的以允許在測(cè)試/使用中同時(shí)作出適當(dāng)?shù)淖兓0033]實(shí)例涉及將任意相關(guān)的混合信號(hào)部分，例如嵌入式混合信號(hào)IP塊210，劃分成數(shù)字IP(DIP)部分和模擬IP(AIP)部分。在被原型設(shè)計(jì)的混合信號(hào)部分已包括分離的數(shù)字150和模擬160IP核的情況下，這一劃分可不是必需的。整體單個(gè)混合信號(hào)IP塊210可包括(相同或不同的)數(shù)字和模擬IP部分以及二者之間(參見以下內(nèi)容)實(shí)現(xiàn)的接口結(jié)構(gòu)的多種情形。[0034]在劃分之后，或替代地相關(guān)數(shù)字和模擬IP部分的簡單定義之后，如果適當(dāng)?shù)脑?，可進(jìn)行用于數(shù)據(jù)的接口結(jié)構(gòu)(IA)和用于一個(gè)或更多的數(shù)字IP部分與一個(gè)或更多的模擬IP部分之間的通信的控制信號(hào)的原型設(shè)計(jì)。這可涉及使用可再編程的數(shù)字邏輯對(duì)數(shù)字IP邏輯進(jìn)行原型設(shè)計(jì)，可再編程的數(shù)字邏輯與將要例示混合信號(hào)嵌入式IP的AIP的功能性和核/SoC的功能性(的一部分，或全體)可兼容且可以其配置?？稍倬幊痰臄?shù)字邏輯可以為例如FPGA或PLD。[0035]模擬IP于是可通過使用與FPGA分離的硅測(cè)試芯片隨后實(shí)現(xiàn)，但是與原型設(shè)計(jì)的DIP和IIA協(xié)議的功能性可兼容且可以其配置。硅測(cè)試芯片可位于包含F(xiàn)PGA的相同的測(cè)試系統(tǒng)板上或位于與例如FPGA的可再編程邏輯物理地分離但操作地耦合的子板上。[0036]圖3以更細(xì)節(jié)的方式原理性地示出圖2的混合信號(hào)部分的實(shí)例，并用于描述本發(fā)明的具體實(shí)施的實(shí)例。[0037]在圖3中，與圖2中類似，系統(tǒng)控制器110操作地耦合至用于向前連接至整體混合信號(hào)IC的其它部分的可配置的總線202，混合信號(hào)IC例如為混合信號(hào)IP塊1、210和混合信號(hào)IP塊2、220。系統(tǒng)控制器110可使用相同的可配置總線202(如前圖2)或通過例如專用總線115(圖3)的一個(gè)或更多的專用存儲(chǔ)器互連來耦合至系統(tǒng)存儲(chǔ)器120。整體混合信號(hào)IC的各個(gè)部分之間的互連的任意適合的形式都可選擇并使用于本發(fā)明的實(shí)例中。僅兩個(gè)示例型的混合信號(hào)IP塊在圖3中示出，但可使用/存在任意數(shù)目。[0038]在示出的實(shí)例中，兩個(gè)示例型的混合信號(hào)IP塊，例如塊210，可邏輯地劃分成例如實(shí)例中的控制邏輯部分211的數(shù)字IP(DIP)部分和模擬IP(AIP)部分215，包括控制線213和數(shù)據(jù)線214的接口結(jié)構(gòu)(IA)部分212提供在DIP和AIP之間。因此，每一個(gè)混合信號(hào)IP塊可考慮為由DIP部分211、IA部分212和AIP部分215形成。[0039]如圖3所示，DIP211和IA212可在可再編程數(shù)字邏輯中實(shí)現(xiàn)，即特定實(shí)例中示出為FPGA部分280的FPGA中，而AIP可實(shí)現(xiàn)為包括至少一個(gè)嵌入式模擬IP塊和相關(guān)的I/O的(分立/分尚)外部模擬測(cè)試芯片部分285。[0040]圖4以更多細(xì)節(jié)的形式，但僅通過示例示出了提出的混合信號(hào)IC的混合信號(hào)部分如何可由分立模擬和數(shù)字構(gòu)件組合形成。特別地，示出了提供的混合信號(hào)IC(左邊)的示意圖表示和其如何物理地實(shí)現(xiàn)在描述的原型設(shè)計(jì)系統(tǒng)(右邊)中。[0041]示出在圖4的左手側(cè)的混合信號(hào)IC的實(shí)例部分包括數(shù)個(gè)混合信號(hào)部分以分別提供通用串行總線(USB)電路210、模數(shù)轉(zhuǎn)換器(ADC)電路220、數(shù)模轉(zhuǎn)換器(DAC)電路230、觸摸傳感接口(TSI)電路240和電壓參考(Vref)電路250的每一個(gè)，其中每一個(gè)獨(dú)立的電路被看成分離的混合信號(hào)IP塊。本發(fā)明的其它實(shí)例可將幾個(gè)模擬功能組合成單個(gè)多功能混合信號(hào)IP塊。單獨(dú)的混合信號(hào)部分210-250的每一個(gè)將實(shí)現(xiàn)在作為數(shù)字IP控制和接口部分以及模擬IP部分的最終的設(shè)計(jì)中。[0042]在根據(jù)本發(fā)明的一個(gè)實(shí)例的物理原型中，如圖4左邊所示，USB電路210實(shí)現(xiàn)在兩個(gè)部分中。第一部分為位于FPGA主板上的USB物理接口外部測(cè)試芯片215(例如，嵌入式模擬IP塊的單個(gè)情形，不具有內(nèi)置控制電路)，并使用例如金屬連線(未示出)的適合的物理連接來連接至FPGA(和原型IC的其它部分，如果需要)。第二部分實(shí)現(xiàn)為在FPGA340中實(shí)現(xiàn)的數(shù)字USB控制器部分211和將形成在FPGA中(并由此通過FPGA執(zhí)行)的接口結(jié)構(gòu)(未示出)的特定選擇。[0043]ADC和DAC實(shí)現(xiàn)為物理地位于分離的模擬卡320上的兩個(gè)分離的外部芯片(ADC芯片225和DAC芯片235，每一個(gè)包括嵌入式模擬IP塊的單個(gè)情形)，其中第一模擬卡320通過例如連接FPGA板311上的物理連接器和模擬卡320上的類似的物理連接器331的并行脊型接口電纜312連接至FPGA板310。根據(jù)典型的印制電路板(PCB)制造工藝，每一個(gè)連接器311/331可使用金屬連線或類似結(jié)構(gòu)連接至相同板(分別為FPGA板310或模擬卡310)上的其它構(gòu)件。[0044]通過物理地將包含在分離的分立模擬測(cè)試芯片，即USB測(cè)試芯片215中的“原始”(即沒有任何相關(guān)的數(shù)字控制，而是僅路由I/o至封裝件的管腳)嵌入式混合信號(hào)IP塊連接至例如FPGA340的可再編程邏輯結(jié)構(gòu)，這使得整體混合信號(hào)IP塊的數(shù)字控制和接口結(jié)構(gòu)部分的實(shí)現(xiàn)被實(shí)現(xiàn)在FPGA上，模擬的例如前端、物理部分實(shí)現(xiàn)在嵌入式模擬IP塊中。[0045]TSI和VREF使用第二模擬卡330以類似的方式實(shí)現(xiàn)至ADC/DAC，在本例中，除了模擬測(cè)試卡330為轉(zhuǎn)接卡(risercard)或夾層型卡(mezzaninetypecard)物理地連接至作為基本剛性背對(duì)背連接器331的FPGA卡，而不是脊型并行連接器312的形式。[0046]在圖4中，示出可選的進(jìn)一步的核345，通過專用外部系統(tǒng)存儲(chǔ)器接口115操作地耦合/連接至系統(tǒng)存儲(chǔ)器120。進(jìn)一步的核(和潛在的其它核，未示出)可連接至用于其實(shí)際應(yīng)用的任意的其它必要的構(gòu)件(同樣未不出)。在一些實(shí)例中，該一個(gè)或更多的進(jìn)一步的核，例如核345，可為通用目的的處理器核，可通過運(yùn)行適合的程序代碼提供一個(gè)或更多的數(shù)字IP部分(例如數(shù)字控制部分211)。這可使用在例如一組初始原型循環(huán)中-即在FPGA(在例如ASIC中，用于作為完全形成的專用混合信號(hào)IP核的一部分的最終實(shí)現(xiàn))的專用物理格式化中后續(xù)的實(shí)現(xiàn)之前，該控制可初始地實(shí)現(xiàn)為用于通用目的的核的例程。[0047]使用此處描述的原型設(shè)計(jì)方法和系統(tǒng)的優(yōu)點(diǎn)，是DIP部分和接口結(jié)構(gòu)的多個(gè)不同形式(每一個(gè)潛在地為不同情形的形式)可由FPGA提供，且類似地，AIP部分的多個(gè)不同形式(再次地，每一個(gè)潛在地為不同情形的形式)可提供在外部測(cè)試芯片中，無論是測(cè)試過程中的“動(dòng)態(tài)中(onthefly)”還是循環(huán)之前或之間的建立(setup)階段中，不同情形之間的選擇是可能的。在FPGA或類似裝置中通過適合的數(shù)據(jù)寄存器的使用，可進(jìn)行選擇。[0048]在圖5中示出了達(dá)到不同DIP和AIP部分的選擇的高級(jí)實(shí)例結(jié)構(gòu)。在示出的實(shí)例中，選擇通過操作地耦合至多個(gè)多路復(fù)用器的多路復(fù)用器來取得。多路復(fù)用器的特定形式和數(shù)目可取決于FPGA和外部模擬IP測(cè)試芯片的特定形式，但本發(fā)明并非有意限制在這一方面。[0049]在圖5的實(shí)例中，第一多路復(fù)用器410選擇用于與特定模擬IP塊一起使用的數(shù)字控制IP部分42X，特定模擬IP塊通過第二多路復(fù)用器430耦合至選擇的接口結(jié)構(gòu)44X。第一多路復(fù)用器410和第三多路復(fù)用器450—起組合以提供必要的輸入和輸出(大多至/來自FPGA/外部模擬測(cè)試芯片/系統(tǒng)的其它部分)，如數(shù)字控制IP部分42X和接口結(jié)構(gòu)44X的特定選擇所需要的。第一410、第二430和第三450多路復(fù)用器通過控制寄存器460進(jìn)行控制(用于選擇)。單個(gè)選擇使用實(shí)線示出-在圖中，這是第一數(shù)字控制IP部分421和第二接口結(jié)構(gòu)442的選擇。分離的多路復(fù)用器可實(shí)際上包括單個(gè)更復(fù)雜的多路復(fù)用器，或適于執(zhí)行操作性選擇的其它任何電路。[0050]圖6示出當(dāng)FPGA被適當(dāng)編程時(shí)，空白FPGA的實(shí)例球柵陣列(BGA)物理形式的未定義的管腳引出610如何可轉(zhuǎn)換成用于不同數(shù)字IP/接口結(jié)構(gòu)的一個(gè)或更多的不同組的管腳引出的實(shí)例。[0051]在圖的右側(cè)，為“原始’仰GA管腳引出，即在編程之前。這示出任意形式的FPGA如何可具有一組可分配的輸入和輸出611，以及用于保留功能的一些專用管腳612或例如電壓源等的標(biāo)準(zhǔn)連接。[0052]在圖的左側(cè)，是編程的FPGA管腳引出的實(shí)例形式，具有實(shí)現(xiàn)的3個(gè)不同的DIP和接口結(jié)構(gòu)(在這一實(shí)例中，假定每一個(gè)DIP具有其自身的專用形式的IA，與所選擇的嵌入式模擬IP塊的不同情形一起使用)，包括:第一DIP/IA選項(xiàng)622、第二DIP/IA選項(xiàng)623、第三DIP/IP選項(xiàng)624和一組多路復(fù)用器控制引腳621，以控制外部多路復(fù)用器(未示出)。保留的管腳引出部分在每一種情形中相同。因此，如該圖中例舉的，在使用中或在原型設(shè)計(jì)方法的建立階段部分中，本發(fā)明的實(shí)例可提供不同DIP和/或IA部分之間的選擇。[0053]圖7示出來自圖6的適當(dāng)編程的FPGA如何可連接至單個(gè)外部模擬IP測(cè)試芯片的例子，使用不同AIPIP核的多種情形。在這一實(shí)例中，提供單個(gè)外部模擬IP測(cè)試芯片，其中存在相同模擬IP嵌入式核的3個(gè)分離的情形，但每一個(gè)具有不同的組(例如電容和電阻值、運(yùn)算放大器的類型等爭)。在這一非常簡單的實(shí)例中，僅在DIP和接口結(jié)構(gòu)的分離的組合之間提供完全的交換。然而，應(yīng)理解，使用此處描述的技術(shù)，可提供不同的數(shù)字IP控制部分和接口結(jié)構(gòu)部分的任何任意選擇。由于通過以這樣的方式提供混合信號(hào)實(shí)現(xiàn)的替換，這在混合信號(hào)IC的初始設(shè)計(jì)過程中以及在測(cè)試和驗(yàn)證過程中特別有利；即使不是所有的潛在設(shè)計(jì)選項(xiàng)，大多數(shù)潛在設(shè)計(jì)選項(xiàng)可至少在相對(duì)真實(shí)的現(xiàn)實(shí)環(huán)境中被試驗(yàn)性地驗(yàn)證。[0054]圖8示出了單個(gè)數(shù)字IP部分如何可實(shí)際地從多個(gè)子部分中形成出來、在例如FPGAs的多個(gè)可再編程邏輯情形上實(shí)現(xiàn)的實(shí)例。在一些情形下，例如其中單個(gè)FPGA不能為提出的SoC設(shè)計(jì)提供所有必需的資源，可使用多個(gè)FPGAs。在這一實(shí)例中，DIP211(即數(shù)字控制部分和(潛在地)接口結(jié)構(gòu)部分)可在多個(gè)FPGA-304a和304b上進(jìn)行劃分。這是一種不同的形式，但基本上是從模擬IP部分劃分?jǐn)?shù)字控制和接口結(jié)構(gòu)的相同的過程。在示出的實(shí)例中，存在兩個(gè)子部分，810和820，每一個(gè)通過適合的形式和一定數(shù)量的物理連接來可操作地彼此耦接和與單個(gè)模擬測(cè)試芯片215耦接，使用多路復(fù)用器等等，如上所述。[0055]因此，本發(fā)明的實(shí)例可使DIP和核RTLs(即預(yù)設(shè)計(jì)的嵌入式IP塊)集成至一片嵌入式可再編程邏輯(例如FPGA)實(shí)現(xiàn)中而不必使用大量不同的孤立的數(shù)字IC部件。其也可支持使用多個(gè)FPGAs來實(shí)現(xiàn)SoC的數(shù)字部分。在本發(fā)明的實(shí)例中，DIP和接口結(jié)構(gòu)協(xié)議的功能可為用戶可編程和可配置的，例如通過SoC級(jí)的一組片上(即管芯上)控制寄存器。因此，本發(fā)明的實(shí)例提供在混合信號(hào)IC/SoC級(jí)上的對(duì)例如SoC的混合信號(hào)IC進(jìn)行原型設(shè)計(jì)和測(cè)試的能力，以在最終進(jìn)行大規(guī)模制造之前并由此在可實(shí)際獲得最后的硅之前允許用在最終設(shè)計(jì)中的任意混合信號(hào)IP的適當(dāng)測(cè)試。這可例如通過使用嵌入式模擬IP核設(shè)計(jì)的外部(即離片的)實(shí)現(xiàn)進(jìn)行，以提供外部測(cè)試芯片來實(shí)現(xiàn)與例如FPGA的適合的編程的可再編程邏輯一起使用的“片上”模擬部件，以便在IC設(shè)計(jì)循環(huán)中不久可進(jìn)行SoC開發(fā)和測(cè)試，以及相關(guān)的軟件開發(fā)和測(cè)試。[0056]實(shí)例原型開發(fā)系統(tǒng)具有安裝在一個(gè)測(cè)試板(例如母板)上的FPGA芯片和安裝在一個(gè)或更多的測(cè)試板(即子板或卡)上的模擬電路測(cè)試芯片。FPGA板和模擬器件卡之間的互連可為實(shí)現(xiàn)在FPGA中的標(biāo)準(zhǔn)接口或完全的用戶可配置接口，其支持一系列專用模擬卡的一個(gè)或更多的連接。[0057]用于模擬IP測(cè)試芯片(例如ADC或DAC)的可配置、可編程和可再使用的控制邏輯功能可實(shí)現(xiàn)在一個(gè)或幾個(gè)FPGA芯片中。本發(fā)明的實(shí)例允許IC設(shè)計(jì)者不僅基于期望的功能，還基于混合信號(hào)IC設(shè)計(jì)的期望的內(nèi)部/外部接口結(jié)構(gòu)，將一個(gè)或更多情形的混合信號(hào)IP塊實(shí)現(xiàn)分成各個(gè)數(shù)字IP部分和模擬IP部分。包括控制和數(shù)據(jù)接口的所有的模擬IP數(shù)字控制邏輯(DIP)和相關(guān)的接口結(jié)構(gòu)，在使用中是可配置的，例如使用中在IP核和任何有關(guān)控制邏輯之間的總線結(jié)構(gòu)。[0058]描述的方法可包括將混合信號(hào)IP設(shè)計(jì)劃分成控制邏輯和模擬電路部分，在例如FPGA的可再編程邏輯中實(shí)現(xiàn)控制邏輯并使用定制的外部模擬測(cè)試芯片(或原始設(shè)計(jì)或嵌入模擬設(shè)計(jì)的預(yù)制的“庫”的選擇)實(shí)現(xiàn)模擬功能，并原型設(shè)計(jì)提出的混合信號(hào)IP核內(nèi)的DIP和AIP之間的定制接口。IC設(shè)計(jì)者可由此使用公開的方法和裝置/系統(tǒng)進(jìn)行開發(fā)和有關(guān)的數(shù)字和/或模擬軟件，或作為整體證實(shí)所提出的SoC的功能，包括數(shù)字和模擬部件。[0059]本發(fā)明的實(shí)例可使用不同類或情形的模擬測(cè)試芯片(具有嵌入式模擬IP塊的不同選擇或不同配置)以測(cè)試可獲得的不同模擬模擬IP塊的各種特征。本發(fā)明的實(shí)例可實(shí)現(xiàn)連接至相同的模擬測(cè)試芯片或不同的模擬測(cè)試芯片的不同的控制邏輯(DIP)或接口結(jié)構(gòu)。[0060]本發(fā)明的實(shí)例可教導(dǎo)與實(shí)現(xiàn)在外部分立封裝中的嵌入式模擬IP硬件塊一起使用的完整的FPGA芯片設(shè)計(jì)，在使用中在核和模擬IPs之間具有固定的模擬邏輯功能但可配置的接口協(xié)議。[0061]本發(fā)明也可實(shí)現(xiàn)為運(yùn)行在計(jì)算機(jī)系統(tǒng)上的計(jì)算機(jī)程序，當(dāng)運(yùn)行在例如計(jì)算機(jī)系統(tǒng)的可編程裝置上時(shí)，至少包括用于執(zhí)行根據(jù)本發(fā)明的實(shí)施方式的任意方法的步驟或使可編程裝置執(zhí)行根據(jù)本發(fā)明的實(shí)施方式的器件或系統(tǒng)的功能的可執(zhí)行的代碼部分。[0062]計(jì)算機(jī)程序可由例如特定應(yīng)用程序和/或操作系統(tǒng)的一系列可執(zhí)行的指令構(gòu)成。計(jì)算機(jī)程序可例如包括下列中的一個(gè)或更多個(gè):用于在適合的計(jì)算機(jī)系統(tǒng)上執(zhí)行的子例程(subroutine)、功能(function)、過程(proceure)、對(duì)象的方法(objectmethod)、對(duì)象的實(shí)現(xiàn)(objectimplementation)、可執(zhí)行的應(yīng)用程序(executableapplication)、小應(yīng)用程序(applef)、小服務(wù)程序(servlet)、源代碼(sourcecode)、對(duì)象代碼(objectcode)、共享庫/靜態(tài)裝載庫(sharedlibrary/dynamicloadlibrary)和/或設(shè)計(jì)成在適當(dāng)?shù)挠?jì)算機(jī)系統(tǒng)上的其它指令序列。[0063]計(jì)算機(jī)程序可存儲(chǔ)在計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)內(nèi)部或通過計(jì)算機(jī)可讀傳輸介質(zhì)傳輸至計(jì)算機(jī)系統(tǒng)。所有或一些計(jì)算機(jī)程序可永久地、可移動(dòng)地提供在計(jì)算機(jī)可讀介質(zhì)上或遠(yuǎn)程耦合至可編程裝置，例如信息處理系統(tǒng)。計(jì)算機(jī)可讀介質(zhì)可包括但不限于例如以下中任一個(gè)或更多個(gè):包括磁盤和磁帶存儲(chǔ)介質(zhì)的磁存儲(chǔ)介質(zhì)；例如致密盤介質(zhì)(例如CD-ROM、⑶-R等)的光存儲(chǔ)介質(zhì)、數(shù)字視頻盤存儲(chǔ)介質(zhì)(DVD、DVD-R、DVD-Rff等)或高密度光介質(zhì)；包括例如FLASH存儲(chǔ)器、EEPR0M、EPR0M、R0M等的基于半導(dǎo)體的存儲(chǔ)單元的非易失性存儲(chǔ)介質(zhì)；鐵電數(shù)字存儲(chǔ)器；MRAM;包括寄存器、緩沖器或高速緩存、主存儲(chǔ)器、RAM、DRAM、DDRRAM等的易失性存儲(chǔ)介質(zhì)；以及包括計(jì)算機(jī)網(wǎng)絡(luò)、點(diǎn)到點(diǎn)電信設(shè)備、和載波傳輸介質(zhì)等的數(shù)據(jù)傳輸介質(zhì)等等。本發(fā)明的實(shí)施方式不限于使用的計(jì)算機(jī)可讀介質(zhì)的形式。[0064]計(jì)算機(jī)處理通常包括執(zhí)行(運(yùn)行)程序或程序部分、當(dāng)前程序值和狀態(tài)信息以及由操作系統(tǒng)使用的資源以管理處理的執(zhí)行。操作系統(tǒng)(OS)是管理計(jì)算機(jī)的資源的分享并給程序員提供用于訪問這些資源的接口的軟件。操作系統(tǒng)處理系統(tǒng)數(shù)據(jù)和用戶輸入，并通過分配和管理作為對(duì)用戶的服務(wù)和系統(tǒng)的程序的任務(wù)和內(nèi)部系統(tǒng)資源進(jìn)行響應(yīng)。[0065]計(jì)算機(jī)系統(tǒng)例如可以包括至少一個(gè)處理單元、相關(guān)的存儲(chǔ)器和多個(gè)輸入/輸出(I/O)設(shè)備。當(dāng)執(zhí)行計(jì)算機(jī)程序時(shí)，計(jì)算機(jī)系統(tǒng)根據(jù)計(jì)算機(jī)程序處理信息并通過I/O設(shè)備生成作為結(jié)果的輸出信息。至此應(yīng)理解，公開了一種原型設(shè)計(jì)包括至少一個(gè)混合信號(hào)知識(shí)產(chǎn)權(quán)(IP)核的集成電路的方法，包括:使用一個(gè)或更多的分立可編程數(shù)字集成電路和一個(gè)或更多的分立模擬集成電路實(shí)現(xiàn)至少一個(gè)混合信號(hào)IP核，這通過:將至少一個(gè)混合信號(hào)IP核劃分成數(shù)字IP部分和模擬IP部分；在一個(gè)或更多的可編程數(shù)字集成電路中實(shí)現(xiàn)數(shù)字IP部分；在一個(gè)或更多的模擬集成電路部分中實(shí)現(xiàn)模擬IP部分。在上述方法的一個(gè)實(shí)施方式中，其中將至少一個(gè)混合信號(hào)IP核劃分成數(shù)字IP部分和模擬IP部分進(jìn)一步包括:將數(shù)字IP部分再次劃分成數(shù)字控制部分和接口結(jié)構(gòu)部分。在上述方法的一個(gè)實(shí)施方式中，進(jìn)一步包括:將數(shù)字控制部分和接口結(jié)構(gòu)部分形成為在使用中是可選擇的和可再編程的中的至少一種。在上述方法的一個(gè)實(shí)施方式中，其中通過在完全可再編程數(shù)字邏輯IC設(shè)計(jì)制造中使用控制寄存器和實(shí)時(shí)重新實(shí)現(xiàn)中的至少一個(gè)，數(shù)字控制部分和接口結(jié)構(gòu)部分是可選擇的和可再編程的。在上述方法的一個(gè)實(shí)施方式中，其中數(shù)字控制部分可操作地控制一個(gè)或更多的對(duì)應(yīng)的模擬IP部分，且接口結(jié)構(gòu)部分可操作地將數(shù)字控制部分耦合至該一個(gè)或更多的對(duì)應(yīng)的模擬IP部分。在上述方法的一個(gè)實(shí)施方式中，其中接口結(jié)構(gòu)部分在數(shù)字IP部分和一個(gè)或更多的模擬IP部分之間承載控制信號(hào)和數(shù)據(jù)信號(hào)。在上述方法的一個(gè)實(shí)施方式中，其中一個(gè)或更多分立模擬集成電路的每一個(gè)包括至少一個(gè)嵌入式IP塊和在單個(gè)外部模擬IC封裝上的相關(guān)的輸入和輸出。在上述方法的一個(gè)實(shí)施方式中，其中一個(gè)或更多的分立模擬集成電路包括:單個(gè)外部模擬IC封裝內(nèi)的多個(gè)嵌入式模擬IP塊，每一個(gè)具有在該外部模擬IC封裝上具有不同的管腳引出的相關(guān)的輸入和輸出。在上述方法的一個(gè)實(shí)施方式中，其中集成電路為形成在單個(gè)半導(dǎo)體管芯上的片上系統(tǒng)(SoC)集成電路中的一種，且集成電路為由提供在單個(gè)半導(dǎo)體封裝內(nèi)的多個(gè)半導(dǎo)體管芯形成的封裝內(nèi)系統(tǒng)(SiP)的一部分。在上述方法的一個(gè)實(shí)施方式中，進(jìn)一步包括:使用由分立數(shù)字和模擬集成電路形成的最終的原型集成電路來開發(fā)與原型集成電路的最終大規(guī)模制造版本一起使用的操作系統(tǒng)環(huán)境。在上述方法的一個(gè)實(shí)施方式中，進(jìn)一步包括:反復(fù)測(cè)試和驗(yàn)證提出的原型集成電路的操作，且在反復(fù)測(cè)試過程中出現(xiàn)不期望的測(cè)試和驗(yàn)證結(jié)果時(shí)，再次設(shè)計(jì)所提出的原型集成電路并重新實(shí)現(xiàn)系統(tǒng)結(jié)構(gòu)以便進(jìn)一步再測(cè)試和再驗(yàn)證。在上述方法的一個(gè)實(shí)施方式中，進(jìn)一步包括:將所提出的原型集成電路的最終完全測(cè)試和驗(yàn)證的反復(fù)版本轉(zhuǎn)換成最終的大規(guī)模制造版本作為完全集成的混合信號(hào)片上系統(tǒng)集成電路。在上述方法的一個(gè)實(shí)施方式中，進(jìn)一步包括:由實(shí)現(xiàn)在至少兩個(gè)分立可編程數(shù)字集成電路中的不同集成電路上的兩個(gè)或更多的子部分形成數(shù)字IP部分。至此應(yīng)理解，也公開了一種原型設(shè)計(jì)集成電路的混合信號(hào)電路的方法，包括:將混合信號(hào)電路劃分成數(shù)字IP部分和第一模擬IP部分；通過第一可編程接口結(jié)構(gòu)部分耦合第一模擬IP部分和數(shù)字IP部分；在至少一個(gè)可編程數(shù)字集成電路中原型設(shè)計(jì)數(shù)字IP部分；以及使用第一分立模擬IP測(cè)試芯片封裝實(shí)現(xiàn)第一模擬IP部分。在上述方法的一個(gè)實(shí)施方式中，進(jìn)一步包括:通過第一可編程接口結(jié)構(gòu)部分將第二模擬IP部分耦合至數(shù)字IP部分；使用第二分立模擬IP測(cè)試芯片封裝實(shí)現(xiàn)第二模擬IP部分；以及其中第一可編程接口結(jié)構(gòu)部分可編程為與第一模擬IP部分和第二模擬IP部分進(jìn)行通信；且其中第一模擬IP部分和第二模擬IP部分相互不同。在上述方法的一個(gè)實(shí)施方式中，進(jìn)一步包括:使用復(fù)用接口總線(350)實(shí)現(xiàn)第一可編程接口結(jié)構(gòu)部分；將復(fù)用接口總線(350)劃分成耦合在該至少一個(gè)可編程數(shù)字集成電路和該至少一個(gè)分立模擬IP測(cè)試芯片封裝之間的數(shù)字I/O信號(hào)和模擬I/O信號(hào)；并且其中復(fù)用接口總線具有控制數(shù)字I/o信號(hào)和模擬I/O信號(hào)的預(yù)定的通信協(xié)議。在上述方法的一個(gè)實(shí)施方式中，進(jìn)一步包括:使用場(chǎng)可編程門陣列或可編程邏輯器件實(shí)現(xiàn)該至少一個(gè)可編程數(shù)字集成電路。在上述方法的一個(gè)實(shí)施方式中，其中第一可編程接口結(jié)構(gòu)部分可為第一數(shù)字IP部分內(nèi)部的子電路且使用可編程數(shù)字集成電路實(shí)現(xiàn)。在前面的說明書中，參照本發(fā)明的特定實(shí)例和實(shí)施方式描述了本發(fā)明。然而，顯然這里可作出各種修改和變型而不脫離所附的權(quán)利要求書中表述的本發(fā)明的較寬的范圍。[0066]此處論述的連接可為適于從或至各個(gè)節(jié)點(diǎn)、單元或設(shè)備傳送信號(hào)的任意類型的連接，例如通過中間設(shè)備。因此，除非另外表明或指出，連接可例如為直接連接或間接連接。連接可參照為單個(gè)連接、多個(gè)連接、單向連接或雙向連接進(jìn)行闡釋和描述。然而，不同的實(shí)施方式可改變連接的實(shí)現(xiàn)。例如，可使用分離的單向連接而不是雙向連接，反之亦然。此外，多個(gè)連接也可取代為串聯(lián)地或以時(shí)分復(fù)用的方式傳送多信號(hào)的單個(gè)連接。同樣地，攜帶多個(gè)信號(hào)的單個(gè)連接可劃分成攜帶這些信號(hào)的子集的各個(gè)不同的連接。因此，存在傳送信號(hào)的多種選項(xiàng)。[0067]此處描述的每一個(gè)信號(hào)可設(shè)計(jì)成正或負(fù)邏輯。在負(fù)邏輯信號(hào)的情形下，信號(hào)為低電平有效，其中邏輯真狀態(tài)對(duì)應(yīng)于邏輯電平O。在正邏輯信號(hào)的情形下，信號(hào)為高電平有效，其中邏輯真狀態(tài)對(duì)應(yīng)于邏輯電平I。注意到此處描述的任意信號(hào)均可設(shè)計(jì)成負(fù)或正邏輯信號(hào)。因此，可替換的實(shí)施方式中，描述為正邏輯信號(hào)的這些信號(hào)可實(shí)現(xiàn)為負(fù)邏輯信號(hào)，且描述為負(fù)邏輯信號(hào)的那些信號(hào)可實(shí)現(xiàn)為正邏輯信號(hào)。而且，當(dāng)提及將信號(hào)、狀態(tài)位或類似裝置分別翻譯成其邏輯真或邏輯假狀態(tài)時(shí)，此處使用術(shù)語“斷言”或“置位”和“取消”(或“去斷言”和“清除”)。如果邏輯真狀態(tài)為邏輯電平I，則邏輯假狀態(tài)為邏輯電平O。而如果邏輯真狀態(tài)為邏輯電平O，則邏輯假狀態(tài)為邏輯電平I。[0068]本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識(shí)到邏輯塊之間的邊界僅僅是示意性的，且替換實(shí)施方式可合并邏輯塊或電路元件或者對(duì)各種邏輯塊或電路元件進(jìn)行功能分解。因此，應(yīng)理解此處描述的結(jié)構(gòu)僅僅是示例性的，并且實(shí)際上獲得相同功能的許多其它結(jié)構(gòu)也可實(shí)施。[0069]獲得相同功能的構(gòu)件的配置被有效地“關(guān)聯(lián)”以便獲得期望的功能。因此此處組合成獲得特定功能的任意兩個(gè)構(gòu)件可看作相互關(guān)聯(lián)以便獲得期望的功能。同樣地，如此關(guān)聯(lián)的任意兩個(gè)構(gòu)件也可看作相互“操作地連接”或“操作地耦合”以獲得期望的功能。[0070]而且，本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識(shí)到上述操作之間的邊界積僅是示意性的。多個(gè)操作可組合成單個(gè)操作，單個(gè)操作可分散在附加的操作中，且操作可在時(shí)間上至少部分交疊地執(zhí)行。而且，替換實(shí)施方式可包括特定操作的多種情形，且在各個(gè)其它實(shí)施方式中，操作的順序可改變。[0071]還例如，在一個(gè)實(shí)施方式中，闡釋的實(shí)例可實(shí)現(xiàn)為位于單個(gè)IC上或相同器件中的電路。例如，以單個(gè)FPGA或PLD的形式?？商鎿Q地，該實(shí)例可實(shí)現(xiàn)為以適當(dāng)方式相互之間互連的任意數(shù)目的分離ICs或分離的器件。例如，合并FPGA和一個(gè)或更多的模擬IP電路的系統(tǒng)級(jí)封裝。實(shí)例或其部分，可實(shí)現(xiàn)為物理電路的軟件或代碼表述或轉(zhuǎn)換成物理電路的邏輯表述，例如以任意適當(dāng)類型的硬件描述語言。[0072]說明書和附圖被看作示意性的而不是限制性的。在權(quán)利要求書中，置于括號(hào)中的任意附圖標(biāo)記不應(yīng)解釋為限制權(quán)利要求。詞語“包括”不排除權(quán)利要求中列出的元件或步驟之外的其它元件或步驟的存在。而且，此處使用的術(shù)語“一(a)”或“一(an)”，被限定為一個(gè)或比一個(gè)更多。權(quán)利要求中例如“至少一個(gè)”和“一個(gè)或更多的”的引導(dǎo)短語的使用也不應(yīng)解釋為表明通過非限定性術(shù)語“一(a)”或“一(an)”的其它權(quán)利要求元件的引導(dǎo)將包含這樣引導(dǎo)的權(quán)利要求元件的任意特定權(quán)利要求限定至僅包含一個(gè)這樣的元件，即使當(dāng)相同的權(quán)利要求包括引導(dǎo)短語“至少一個(gè)”和“一個(gè)或更多的”和例如“一(a)”或“一(an)”的不定冠詞。對(duì)于使用定冠詞也是一樣。除非另外指出，例如“第一”和“第二”的術(shù)語用于在這些術(shù)語描述的元件之間任意區(qū)分。因此，這些術(shù)語并非有意表明這些元件的時(shí)間或其它優(yōu)先順序。在相互不同的權(quán)利要求中記載的特定措施的這一事實(shí)并不表明這些描施的組合不能有利地使用。[0073]除非另外指出為不相容，或者實(shí)施方式的物理特性或其它阻止這一組合，隨附權(quán)利要求的特性可以任意適當(dāng)和有益的配置集合在一起。也就是說特性的組合不受隨附權(quán)利要求的特定形式的限制，特別是從屬權(quán)利要求的形式，這樣的選擇在裁決中可由請(qǐng)求規(guī)則而不是權(quán)利要求上的實(shí)際的意圖的物理限制來驅(qū)動(dòng)?！緳?quán)利要求】1.一種用于原型設(shè)計(jì)集成電路的系統(tǒng)，包括至少一個(gè)混合信號(hào)知識(shí)產(chǎn)權(quán)(IP)核，所述系統(tǒng)包括:一個(gè)或更多個(gè)可再編程邏輯集成電路；和模擬IP部分，其包括操作地耦合至所述一個(gè)或更多個(gè)可編程數(shù)字集成電路的一個(gè)或更個(gè)分立模擬集成電路；其中所述一個(gè)或更多個(gè)分立模擬集成電路的每一個(gè)包括至少一個(gè)嵌入式模擬IP塊；并且其中所述一個(gè)或更多個(gè)可編程數(shù)字集成電路包括:數(shù)字IP部分，其包括:用于控制所述至少一個(gè)嵌入式模擬IP塊的功能性的數(shù)字控制部分；和用于在所述至少一個(gè)嵌入式模擬IP塊和所述數(shù)字控制部分之間通信的接口結(jié)構(gòu)部分。2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述數(shù)字控制部分和接口結(jié)構(gòu)部分被布置成在使用中可選擇和/或可再編程。3.根據(jù)權(quán)利要求1所述的系統(tǒng)，進(jìn)一步包括:操作地耦合在所述數(shù)字IP部分和模擬IP部分之間的多路復(fù)用器；和控制寄存器；其中通過所述控制寄存器的使用，所述數(shù)字控制部分和接口結(jié)構(gòu)部分是可選擇的和/或可再編程的。4.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述數(shù)字控制部分可操作為控制一個(gè)或更多個(gè)對(duì)應(yīng)的模擬IP部分，而所述接口結(jié)構(gòu)部分可操作為將對(duì)應(yīng)的數(shù)字控制部分耦合至對(duì)應(yīng)的模擬IP部分。5.根據(jù)權(quán)利要求4所述的系統(tǒng)，其中所述一個(gè)或更多個(gè)分立模擬集成電路包括在單個(gè)外部模擬IC封裝中的多個(gè)嵌入式模擬IP塊，每一個(gè)具有在所述外部模擬IC封裝上具有不同管腳引出的相關(guān)的輸入和輸出。6.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述一個(gè)或更多個(gè)分立模擬集成電路中的每一個(gè)包括至少一個(gè)嵌入式模擬IP塊以及在單個(gè)外部模擬IC封裝上的相關(guān)的輸入和輸出。7.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述接口結(jié)構(gòu)部分被配置成在所述數(shù)字IP部分和所述一個(gè)或更多個(gè)模擬IP部分之間運(yùn)載控制信號(hào)和數(shù)據(jù)信號(hào)。8.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述集成電路為下列中的一種:形成在單個(gè)半導(dǎo)體管芯上的片上系統(tǒng)(SoC)集成電路；以及由提供在單個(gè)半導(dǎo)體封裝中的多個(gè)半導(dǎo)體管芯形成的封裝內(nèi)系統(tǒng)(SiP)的一部分。9.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述一個(gè)或更多個(gè)可編程數(shù)字集成電路中的任一個(gè)是可再編程數(shù)字邏輯電路，包括場(chǎng)可編程門陣列FPGA和/或可編程邏輯器件PLD。10.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述數(shù)字IP部分由實(shí)現(xiàn)在至少兩個(gè)分立的可編程數(shù)字集成電路中的不同集成電路上的兩個(gè)或更多個(gè)子部分形成?！疚臋n編號(hào)】G06F17/50GK103729490SQ201210597853【公開日】2014年4月16日申請(qǐng)日期:2012年10月15日優(yōu)先權(quán)日:2012年10月15日【發(fā)明者】白海峰,郭胤,何學(xué)文,吳崑,張磊,章沙雁申請(qǐng)人:飛思卡爾半導(dǎo)體公司