專利名稱：星載可重構(gòu)協(xié)處理單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于航天數(shù)據(jù)處理技術(shù)領(lǐng)域，具體涉及星載可重構(gòu)協(xié)處理單元。
背景技術(shù)：
隨著航天任務(wù)日益復(fù)雜化、多祥化，對(duì)星載計(jì)算機(jī)的功能設(shè)計(jì)和處理能力提出了更高的要求。傳統(tǒng)星載計(jì)算機(jī)多采用通用微處理器或針對(duì)特定需求的ASIC的方法設(shè)計(jì)，通用微處理器系統(tǒng)功能由軟件實(shí)現(xiàn)，這種設(shè)計(jì)方法具有較強(qiáng)靈活性，但系統(tǒng)性能低
設(shè)計(jì)方法雖然系統(tǒng)性能較高，但升級(jí)能力差，而且一旦發(fā)生故障很難恢復(fù)。綜上所述現(xiàn)有的微處理器系統(tǒng)功能技術(shù)存在系統(tǒng)性能低、升級(jí)能力差且一旦發(fā)生故障很難恢復(fù)的問題。

發(fā)明內(nèi)容
本發(fā)明為了解決現(xiàn)有的微處理器系統(tǒng)功能技術(shù)存在系統(tǒng)性能低、升級(jí)能力差且ー旦發(fā)生故障很難恢復(fù)的問題，從而提出了星載可重構(gòu)協(xié)處理單元。星載可重構(gòu)協(xié)處理單元，它包括FPGA模塊、第一NOR型FLASH內(nèi)存、反熔絲FPGA芯片、第二 NOR型FLASH內(nèi)存、第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(簡(jiǎn)稱DDR2SDRAM，全稱Double-Data-Rate Two Synchronous Dynamic Random AccessMemory)、本地存儲(chǔ)總線(簡(jiǎn)稱LMB總線,全稱Local Memory Bus)總線和處理器本地總線(簡(jiǎn)稱PLB總線,ProcessorLocal Bus總線)，F(xiàn)PGA模塊(全稱現(xiàn)場(chǎng)可編程門陣列模塊，F(xiàn)ield — Programmable GateArray)包括Power PC微處理器、接ロ単元、速率阻尼算法區(qū)、對(duì)日定向算法區(qū)、對(duì)日定向算法區(qū)、N個(gè)雙端ロ隨機(jī)存儲(chǔ)器、FLASH接ロ單元、Spaceffire編解碼IP核、SelectMap配置端ロ、狀態(tài)控制電路和監(jiān)測(cè)電路，Power PC微處理器為是ー種RISC架構(gòu)的CPU，其基本的設(shè)計(jì)源自 IBM 的 POWER (全稱 PerformanceOptimized With Enhanced RISC)架構(gòu)。其中，N大于等于3，監(jiān)測(cè)電路共有N個(gè)數(shù)據(jù)輸入端和ー個(gè)數(shù)據(jù)輸出端，反熔絲FPGA芯片共有一個(gè)數(shù)據(jù)控制輸入端、一個(gè)數(shù)據(jù)配置輸出端和ー個(gè)數(shù)據(jù)存儲(chǔ)立而，所述的Power PC微處理器、接ロ単元和N個(gè)雙端ロ隨機(jī)存儲(chǔ)器均與本地存儲(chǔ)總線連接，接ロ単元的數(shù)據(jù)存儲(chǔ)端與第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的數(shù)據(jù)存儲(chǔ)端連接，第一雙端ロ隨機(jī)存儲(chǔ)器的數(shù)據(jù)運(yùn)算端與速率阻尼算法區(qū)的數(shù)據(jù)端連接，第一雙端ロ隨機(jī)存儲(chǔ)器的狀態(tài)信號(hào)輸出端、第二雙端ロ隨機(jī)存儲(chǔ)器的狀態(tài)信號(hào)輸出端、……、第N雙端ロ隨機(jī)存儲(chǔ)器的狀態(tài)信號(hào)輸出端分別與監(jiān)測(cè)電路的第一存儲(chǔ)器狀態(tài)輸入端、第二存儲(chǔ)器狀態(tài)輸入端、……、第N存儲(chǔ)器狀態(tài)輸入端連接；第二雙端ロ隨機(jī)存儲(chǔ)器的數(shù)據(jù)運(yùn)算端與對(duì)日定向算法區(qū)的數(shù)據(jù)端連接，第N雙端ロ隨機(jī)存儲(chǔ)器的數(shù)據(jù)運(yùn)算端與對(duì)地定向算法區(qū)的數(shù)據(jù)端連接，
監(jiān)測(cè)電路的數(shù)據(jù)輸出端與狀態(tài)控制電路的數(shù)據(jù)輸入端連接，監(jiān)測(cè)電路的數(shù)據(jù)輸出端與狀態(tài)控制電路的數(shù)據(jù)輸入端連接，狀態(tài)控制電路的數(shù)據(jù)輸出端與反熔絲FPGA芯片數(shù)據(jù)控制輸入端連接，反熔絲FPGA芯片的數(shù)據(jù)配置輸出端與SelectMap配置端ロ的數(shù)據(jù)配置輸入端連接，反熔絲FPGA芯片的數(shù)據(jù)存儲(chǔ)端與第二 NOR型FLASH內(nèi)存的數(shù)據(jù)存儲(chǔ)端連接，F(xiàn)LASH接ロ単元的數(shù)據(jù)端和SpaceWire編解碼IP核的數(shù)據(jù)端同時(shí)接處理器本地總線，F(xiàn)LASH接ロ単元的數(shù)據(jù)存儲(chǔ)端與第一 NOR型FLASH內(nèi)存的數(shù)據(jù)存儲(chǔ)端連接。本發(fā)明通過(guò)主處理器向其傳輸任務(wù)信息，經(jīng)過(guò)一定處理將該任務(wù)信息轉(zhuǎn)換成FPGA配置文件下載到協(xié)處理器，完成相應(yīng)的計(jì)算工作，這樣可以在保證系統(tǒng)靈活升級(jí)與故障處 理能力前提下，使系統(tǒng)獲得較高性能。達(dá)到了提高星載處理的性能、工作效率和安全性能的目的。


圖1為本發(fā)明所述的星載可重構(gòu)協(xié)處理單元的結(jié)構(gòu)示意圖。
具體實(shí)施例方式具體實(shí)施方式
一、結(jié)合圖1具體說(shuō)明本實(shí)施方式，本實(shí)施方式所述的星載可重構(gòu)協(xié)處理單元，包括FPGA模塊1、第一 NOR型FLASH內(nèi)存2、反熔絲FPGA芯片3、第二 NOR型FLASH內(nèi)存4、第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器5、本地存儲(chǔ)總線和處理器本地總線，F(xiàn)PGA模塊I包括Power PC微處理器1_1、接ロ單元1_2、速率阻尼算法區(qū)1_3、對(duì)日定向算法區(qū)1-4、對(duì)日定向算法區(qū)1-5、N個(gè)雙端ロ隨機(jī)存儲(chǔ)器、FLASH接ロ單元l-9、SpaceWire編解碼IP核1-10、SelectMap配置端ロ 1_11、狀態(tài)控制電路1-12和監(jiān)測(cè)電路ト13，其中，N大于等于3，監(jiān)測(cè)電路1-13共有N個(gè)數(shù)據(jù)輸入端和ー個(gè)數(shù)據(jù)輸出端，反熔絲FPGA芯片3共有一個(gè)數(shù)據(jù)控制輸入端、一個(gè)數(shù)據(jù)配置輸出端和ー個(gè)數(shù)據(jù)存儲(chǔ)立而，所述的Power PC微處理器1_1、接ロ單元1_2和N個(gè)雙端ロ隨機(jī)存儲(chǔ)器均與本地存儲(chǔ)總線連接，接ロ単元1-2的數(shù)據(jù)存儲(chǔ)端與第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器5的數(shù)據(jù)存儲(chǔ)端連接，第一雙端ロ隨機(jī)存儲(chǔ)器1-6的數(shù)據(jù)運(yùn)算端與速率阻尼算法區(qū)1-3的數(shù)據(jù)端連接，第一雙端ロ隨機(jī)存儲(chǔ)器1-6的狀態(tài)信號(hào)輸出端、第二雙端ロ隨機(jī)存儲(chǔ)器1-7的狀態(tài)信號(hào)輸出端、……、第N雙端ロ隨機(jī)存儲(chǔ)器1-8的狀態(tài)信號(hào)輸出端分別與監(jiān)測(cè)電路1-13的第一存儲(chǔ)器狀態(tài)輸入端、第二存儲(chǔ)器狀態(tài)輸入端、……、第N存儲(chǔ)器狀態(tài)輸入端連接；第二雙端ロ隨機(jī)存儲(chǔ)器1-7的數(shù)據(jù)運(yùn)算端與對(duì)日定向算法區(qū)1-4的數(shù)據(jù)端連接，第N雙端ロ隨機(jī)存儲(chǔ)器1-8的數(shù)據(jù)運(yùn)算端與對(duì)地定向算法區(qū)1-5的數(shù)據(jù)端連接，監(jiān)測(cè)電路1-13的數(shù)據(jù)輸出端與狀態(tài)控制電路1-12的數(shù)據(jù)輸入端連接，狀態(tài)控制電路1-12的數(shù)據(jù)輸出端與反熔絲FPGA芯片3數(shù)據(jù)控制輸入端連接，
反熔絲FPGA芯片3的數(shù)據(jù)配置輸出端與SelectMap配置端ロ 1_11的數(shù)據(jù)配置輸入端連接，反熔絲FPGA芯片3的數(shù)據(jù)存儲(chǔ)端與第二 NOR型FLASH內(nèi)存4的數(shù)據(jù)存儲(chǔ)端連接，F(xiàn)LASH接ロ單元1_9的數(shù)據(jù)端和SpaceWire編解碼IP核1_10的數(shù)據(jù)端同時(shí)接處理器本地總線，F(xiàn)LASH接ロ単元1_9的數(shù)據(jù)存儲(chǔ)端與第一 NOR型FLASH內(nèi)存2的數(shù)據(jù)存儲(chǔ)端連接。
具體實(shí)施方式
ニ、本實(shí)施方式與具體實(shí)施方式
一所述的星載可重構(gòu)協(xié)處理單元的區(qū)別在于，所述的FPGA模塊I的型號(hào)為XC5VFX200T。本發(fā)明的工作原理為系統(tǒng)上電后，主處理器根據(jù)任務(wù)的需求，通過(guò)外部接ロ以低壓差分(簡(jiǎn)稱LVDS,全稱Low-Voltage Differential Signaling)信號(hào)形式向協(xié)處理單元傳 遞任務(wù)信息，反熔絲FPGA3將該任務(wù)信息轉(zhuǎn)換成FPGA功能配置文件，通過(guò)SelectMap配置端ロ 1-11配置端ロ配置XC5VFX200T FPGA模塊I。同時(shí)第二 NOR型FLASH內(nèi)存4存儲(chǔ)此時(shí)配置文件，用于故障重構(gòu)。第一 NOR型FLASH內(nèi)存2預(yù)存ー些任務(wù)的大容量數(shù)據(jù)信息，便于運(yùn)行時(shí)快速提取，提高處理效率。還可以存儲(chǔ)ー些系統(tǒng)升級(jí)文件。第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器5用于整個(gè)系統(tǒng)在運(yùn)行過(guò)程中進(jìn)行數(shù)據(jù)緩存。XC5VFX200T FPGA模塊I通過(guò)SpaceWire編解碼IP核1_10與主處理單元進(jìn)行數(shù)據(jù)交互通信。由于SpaceWire是高速數(shù)據(jù)協(xié)議，可以保證協(xié)處理単元和主處理單元之間的通信實(shí)時(shí)性。Power PC微處理器1_11根據(jù)任務(wù)的需求，提取不同的算法，在對(duì)應(yīng)的雙端ロ隨機(jī)存儲(chǔ)器上運(yùn)行。同吋，監(jiān)測(cè)電路時(shí)刻監(jiān)視運(yùn)行中的雙端ロ隨機(jī)存儲(chǔ)器，一旦發(fā)現(xiàn)有異常現(xiàn)象，如由單粒子引起的失效故障，監(jiān)測(cè)電路自主進(jìn)行故障分析，井向狀態(tài)控制電路發(fā)送故障信息，狀態(tài)控制電路1-12向反熔絲FPGA芯片3發(fā)出控制指令，令其調(diào)用存儲(chǔ)在第二 NOR型FLASH內(nèi)存4中的功能配置文件，重新配置XC5VFX200T FPGA模塊I。為了解決由于FPGA掉電數(shù)據(jù)易失性所帯來(lái)的系統(tǒng)信息丟失問題，協(xié)處理器在運(yùn)行的過(guò)程中，將需要保護(hù)的數(shù)據(jù)及時(shí)寫入第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器5，當(dāng)系統(tǒng)重新上電配置任務(wù)后，讀取被保護(hù)的數(shù)據(jù)，大大提高了系統(tǒng)的可靠性。
權(quán)利要求
1.星載可重構(gòu)協(xié)處理單元，其特征在于它包括FPGA模塊(I)、第一NOR型FLASH內(nèi)存(2)、反熔絲FPGA芯片(3)、第二 NOR型FLASH內(nèi)存(4)、第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(5)、本地存儲(chǔ)總線和處理器本地總線，F(xiàn)PGA模塊(I)包括Power PC微處理器(1-1)、接口單元(1-2)、速率阻尼算法區(qū)(1-3)、對(duì)日定向算法區(qū)(1-4)、對(duì)地定向算法區(qū)(1-5)、N個(gè)雙端口隨機(jī)存儲(chǔ)器、FLASH接口單元(1-9)、SpaceWire編解碼IP核(1-10)、SelectMap配置端口( 1_11)、狀態(tài)控制電路(1-12)和監(jiān)測(cè)電路(1-13), 其中，N大于等于3， 監(jiān)測(cè)電路(1-13)共有N個(gè)數(shù)據(jù)輸入端和一個(gè)數(shù)據(jù)輸出端， 反熔絲FPGA芯片(3)共有一個(gè)數(shù)據(jù)控制輸入端、一個(gè)數(shù)據(jù)配置輸出端和一個(gè)數(shù)據(jù)存儲(chǔ)端， 所述的Power PC微處理器(1_1 )、接口單元(1_2)和N個(gè)雙端口隨機(jī)存儲(chǔ)器均與本地存儲(chǔ)總線連接， 接口單元(1-2)的數(shù)據(jù)存儲(chǔ)端與第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(5)的數(shù)據(jù)存儲(chǔ)端連接， 第一雙端口隨機(jī)存儲(chǔ)器(1-6)的數(shù)據(jù)運(yùn)算端與速率阻尼算法區(qū)(1-3)的數(shù)據(jù)端連接， 第一雙端口隨機(jī)存儲(chǔ)器(1-6)的狀態(tài)信號(hào)輸出端、第二雙端口隨機(jī)存儲(chǔ)器(1-7)的狀態(tài)信號(hào)輸出端、……、第N雙端口隨機(jī)存儲(chǔ)器(1-8)的狀態(tài)信號(hào)輸出端分別與監(jiān)測(cè)電路(1-13)的第一存儲(chǔ)器狀態(tài)輸入端、第二存儲(chǔ)器狀態(tài)輸入端、……、第N存儲(chǔ)器狀態(tài)輸入端連接; 第二雙端口隨機(jī)存儲(chǔ)器(1-7)的數(shù)據(jù)運(yùn)算端與對(duì)日定向算法區(qū)(1-4)的數(shù)據(jù)端連接， 第N雙端口隨機(jī)存儲(chǔ)器(1-8)的數(shù)據(jù)運(yùn)算端與對(duì)地定向算法區(qū)(1-5)的數(shù)據(jù)端連接， 監(jiān)測(cè)電路(1-13)的數(shù)據(jù)輸出端與狀態(tài)控制電路(1-12)的數(shù)據(jù)輸入端連接， 狀態(tài)控制電路(1-12)的數(shù)據(jù)輸出端與反熔絲FPGA芯片(3)數(shù)據(jù)控制輸入端連接， 反熔絲FPGA芯片(3)的數(shù)據(jù)配置輸出端與SelectMap配置端口(1_11)的數(shù)據(jù)配置輸入端連接， 反熔絲FPGA芯片(3)的數(shù)據(jù)存儲(chǔ)端與第二 NOR型FLASH內(nèi)存(4)的數(shù)據(jù)存儲(chǔ)端連接， FLASH接口單元(1-9)的數(shù)據(jù)端和SpaceWire編解碼IP核(1_10)的數(shù)據(jù)端同時(shí)接處理器本地總線， FLASH接口單元(1-9)的數(shù)據(jù)存儲(chǔ)端與第一 NOR型FLASH內(nèi)存(2)的數(shù)據(jù)存儲(chǔ)端連接。
2.根據(jù)要求I所述的星載可重構(gòu)協(xié)處理單元，其特征在于所述的FPGA模塊(I)的型號(hào)為 XC5VFX200T。
全文摘要
星載可重構(gòu)協(xié)處理單元，屬于航天領(lǐng)域。它為了解決現(xiàn)有微處理器系統(tǒng)功能技術(shù)存在系統(tǒng)性能低、升級(jí)能力差且發(fā)生故障很難恢復(fù)的問題。它的監(jiān)測(cè)電路數(shù)據(jù)輸出端與狀態(tài)控制電路數(shù)據(jù)輸入端連接，監(jiān)測(cè)電路數(shù)據(jù)輸出端與狀態(tài)控制電路數(shù)據(jù)輸入端連接，狀態(tài)控制電路數(shù)據(jù)輸出端與反熔絲FPGA芯片數(shù)據(jù)控制輸入端連接，反熔絲FPGA芯片數(shù)據(jù)配置輸出端與SelectMap配置端口數(shù)據(jù)配置輸入端連接，反熔絲FPGA芯片數(shù)據(jù)存儲(chǔ)端與NOR型FLASH內(nèi)存數(shù)據(jù)存儲(chǔ)端連接，F(xiàn)LASH接口單元數(shù)據(jù)端和SpaceWire編解碼IP核數(shù)據(jù)端同時(shí)接處理器本地總線，F(xiàn)LASH接口單元數(shù)據(jù)存儲(chǔ)端與NOR型FLASH內(nèi)存數(shù)據(jù)存儲(chǔ)端連接。
文檔編號(hào)G06F15/78GK103020011SQ20121058998
公開日2013年4月3日 申請(qǐng)日期2012年12月31日 優(yōu)先權(quán)日2012年12月31日
發(fā)明者張迎春, 束磊, 劉源, 李兵, 羅紅吉, 潘小彤, 黃瀚 申請(qǐng)人:哈爾濱工業(yè)大學(xué)