一種基于axi總線的存儲(chǔ)器控制裝置及方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種基于AXI總線的存儲(chǔ)控制裝置及方法，包括：在配置雙ARM處理器的AXI總線平臺(tái)上配置NAND控制模塊、磨損均衡模塊、BCH編解碼模塊及接口模塊，所述NAND控制模塊與NAND存儲(chǔ)陣列連接。通過(guò)以上方案本發(fā)明解決了NAND?FLASH存儲(chǔ)器端口不易更改及擴(kuò)展的問(wèn)題，同時(shí)可滿足使用時(shí)所需要的快速存儲(chǔ)速度的問(wèn)題。使得系統(tǒng)可以支持不同數(shù)量和不同類(lèi)型的NAND芯片，提高了系統(tǒng)的適應(yīng)性和靈活性。
【專(zhuān)利說(shuō)明】—種基于AXI總線的存儲(chǔ)器控制裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及NAND FLASH數(shù)據(jù)存儲(chǔ)領(lǐng)域，應(yīng)用于數(shù)據(jù)高速存儲(chǔ)環(huán)境下，特別涉及一種基于AXI總線的存儲(chǔ)器控制裝置及方法。
【背景技術(shù)】
[0002]目前市場(chǎng)上主流的存儲(chǔ)設(shè)備分為兩種，一種是傳統(tǒng)的基于機(jī)械硬盤(pán)的存儲(chǔ)設(shè)備，一種是新興的基于NAND FLASH的存儲(chǔ)設(shè)備。傳統(tǒng)的機(jī)械硬盤(pán)存儲(chǔ)設(shè)備具有性?xún)r(jià)比高、技術(shù)成熟等優(yōu)點(diǎn)，但也有可靠性差、功耗大、噪聲大、重量大等缺點(diǎn)。新興的基于NAND FLASH的存儲(chǔ)設(shè)備是一種可在線進(jìn)行電擦寫(xiě)的非易失半導(dǎo)體存儲(chǔ)器，相對(duì)于傳統(tǒng)的機(jī)械硬盤(pán)存儲(chǔ)設(shè)備，它具有擦寫(xiě)速度快、可靠性高、功耗低、噪聲小、質(zhì)量輕等優(yōu)點(diǎn)，缺點(diǎn)是價(jià)格高、控制復(fù)雜等。隨著技術(shù)的進(jìn)步，基于NAND FLASH的存儲(chǔ)設(shè)備取代基于機(jī)械硬盤(pán)的存儲(chǔ)設(shè)備已經(jīng)成為確定無(wú)疑的趨勢(shì)。現(xiàn)有的基于NANDFLASH的存儲(chǔ)設(shè)備控制器大都采用專(zhuān)門(mén)的ASIC控制芯片，該類(lèi)芯片具有特定的接口規(guī)范和拓?fù)浣Y(jié)構(gòu)，只能用于特定的場(chǎng)合，不能根據(jù)用戶(hù)需求改變配置，極大的限制了設(shè)計(jì)的靈活性。針對(duì)上述缺陷，在現(xiàn)有技術(shù)中，也有部分設(shè)計(jì)方案采用MicroBlaze軟核作為NAND FLASH的存儲(chǔ)設(shè)備控制器的控制核心，該方案具有可編程性，能夠根據(jù)用戶(hù)的實(shí)際需求快速定制出產(chǎn)品，但是MicroBlaze軟核速度慢，但極大的限制了系統(tǒng)的性能，從而不能滿足數(shù)據(jù)需要快速存儲(chǔ)的需要。
[0003]由此可知，在實(shí)現(xiàn)本發(fā)明的過(guò)程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中存在以下缺點(diǎn):現(xiàn)有的NAND FLASH存儲(chǔ)及存儲(chǔ)控制設(shè)置，由于內(nèi)部總線的局限性，因此，對(duì)外的端口的擴(kuò)展能力有限，不能根據(jù)實(shí)際需要進(jìn)行端口的配置，同時(shí)若采用MicroBlaze軟核，由于本身配置處理器的處理能力有限，從而無(wú)法實(shí)現(xiàn)快速存儲(chǔ)的需要。

【發(fā)明內(nèi)容】

[0004]針對(duì)現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供了一種基于AXI總線的存儲(chǔ)器控制裝置及方法，解決了 NAND FLASH存儲(chǔ)器的端口不易更改及擴(kuò)展的問(wèn)題，同時(shí)可滿足使用時(shí)所需要的快速存儲(chǔ)速度的問(wèn)題。
[0005]由此，本發(fā)明提供了一種基于AXI總線的存儲(chǔ)器控制裝置，包括:
[0006]包括:在配置雙ARM處理器的AXI總線平臺(tái)上配置NAND控制模塊、磨損均衡模塊、BCH編解碼模塊及接口模塊，所述NAND控制模塊與NAND存儲(chǔ)陣列連接；
[0007]接口模塊接收外部存儲(chǔ)數(shù)據(jù)，并將接收的外部存儲(chǔ)數(shù)據(jù)通過(guò)AXI總線傳送到BCH編解碼模塊中；BCH編解碼模塊對(duì)所述外部存儲(chǔ)數(shù)據(jù)進(jìn)行BCH編碼獲取預(yù)存外部數(shù)據(jù)，并將預(yù)存外部數(shù)據(jù)輸入到所述NAND控制模塊中；磨損均衡模塊根據(jù)所述NAND存儲(chǔ)陣列的內(nèi)部地址映射獲取目標(biāo)陣列地址，并將目標(biāo)陣列地址輸入到所述NAND控制模塊中；當(dāng)所述預(yù)存外部數(shù)據(jù)與所述目標(biāo)陣列地址均輸入到所述NAND控制模塊中時(shí)，所述NAND控制模塊將預(yù)存外部數(shù)據(jù)從SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)后存入所述目標(biāo)陣列地址中。
[0008]同時(shí)，本發(fā)明還提供一種基于AXI總線的存儲(chǔ)控制方法，包括以下步驟:[0009]接口模塊接收外部存儲(chǔ)數(shù)據(jù)，并將接收的外部存儲(chǔ)數(shù)據(jù)通過(guò)AXI總線傳送到BCH編解碼模塊中；BCH編解碼模塊對(duì)所述外部存儲(chǔ)數(shù)據(jù)進(jìn)行BCH編碼獲取預(yù)存外部數(shù)據(jù)，并將預(yù)存外部數(shù)據(jù)輸入到所述NAND控制模塊中；磨損均衡模塊根據(jù)所述NAND存儲(chǔ)陣列的內(nèi)部地址映射獲取目標(biāo)陣列地址，并將編碼后數(shù)據(jù)輸入到所述NAND控制模塊中；當(dāng)所述預(yù)存外部數(shù)據(jù)與所述目標(biāo)陣列地址均輸入到所述NAND控制模塊中時(shí)，所述NAND控制模塊將預(yù)存外部數(shù)據(jù)從SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)后存入所述目標(biāo)陣列地址中。
[0010]與現(xiàn)有技術(shù)相比，根據(jù)本發(fā)明的存儲(chǔ)器控制裝置具有以下優(yōu)點(diǎn):采用可編程的NAND控制器，使得系統(tǒng)可以支持不同數(shù)量和不同類(lèi)型的NAND芯片，提高了系統(tǒng)的適應(yīng)性和靈活性。通過(guò)使用BCH編解碼器，大大降低系統(tǒng)誤碼率，提高了系統(tǒng)的可靠性。采用PCIE與外部設(shè)備互聯(lián)，實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0011]圖1為本發(fā)明一種基于AXI總線的存儲(chǔ)控制裝置的組成示意圖；
[0012]圖2為本發(fā)明一種基于AXI總線的存儲(chǔ)控制裝置的另一種組成示意圖；
[0013]圖3為本發(fā)明磨損均衡模塊組成示意圖；
[0014]圖3a為本發(fā)明磨損均衡模塊某一時(shí)刻示意圖；
[0015]圖4為本發(fā)明NAND控制模塊組成示意圖；
[0016]圖5為本發(fā)明一種基于AXI總線的存儲(chǔ)控制方法步驟圖；
[0017]圖6為本發(fā)明獲取目標(biāo)陣列地址的步驟示意圖。
【具體實(shí)施方式】
[0018]下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。
[0019]如圖1所示，為一種基于AXI總線的存儲(chǔ)控制裝置的組成示意圖，包括:在配置雙ARM處理器101的AXI總線平臺(tái)上配置NAND控制模塊102、磨損均衡模塊103、BCH編解碼模塊104及接口模塊105，所述接口模塊105包括:PCIE接口，NAND控制模塊102與NAND存儲(chǔ)陣列106連接；接口模塊105接收外部存儲(chǔ)數(shù)據(jù)104，并將接收的外部存儲(chǔ)數(shù)據(jù)通過(guò)AXI總線傳送到BCH編解碼模塊104中；BCH編解碼模塊104對(duì)所述外部存儲(chǔ)數(shù)據(jù)進(jìn)行BCH編碼獲取預(yù)存外部數(shù)據(jù)，并將預(yù)存外部數(shù)據(jù)輸入到所述NAND控制模塊102中；磨損均衡模塊103根據(jù)所述NAND存儲(chǔ)陣列106的內(nèi)部地址映射獲取目標(biāo)陣列地址；當(dāng)所述預(yù)存外部數(shù)據(jù)與所述目標(biāo)陣列地址均輸入到所述NAND控制模塊102中時(shí)，所述NAND控制模塊102將預(yù)存外部數(shù)據(jù)從SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)后存入所述目標(biāo)陣列地址中。
[0020]作為本實(shí)施例中的優(yōu)選方案，為加快內(nèi)部存儲(chǔ)速度，如圖2所示，在配置雙ARM處理器101的AXI總線平臺(tái)上還配置:高速緩存201及DMA控制器202，所述DMA控制器將所述接口模塊接收的外部存儲(chǔ)數(shù)據(jù)通過(guò)AXI總線緩存到所述高速緩存中。
[0021]作為本實(shí)施例中的優(yōu)選方案，NAND FLASH中每個(gè)塊的壽命是有限的，不能無(wú)限次擦寫(xiě)，所以在NAND的應(yīng)用中必須設(shè)計(jì)磨損均衡機(jī)制，保證NAND中各個(gè)塊均衡使用，避免某些塊過(guò)分損耗提前達(dá)到使用壽命，從而影響整個(gè)存儲(chǔ)器的使用。磨損均衡通過(guò)動(dòng)態(tài)改變邏輯地址到物理地址的映射關(guān)系來(lái)實(shí)現(xiàn)。該映射關(guān)系由一個(gè)映射表來(lái)表現(xiàn)。某個(gè)時(shí)刻的映射表如圖3a所示。用戶(hù)只需要管理一個(gè)連續(xù)的邏輯地址，而不必考慮每個(gè)邏輯地址與NAND上實(shí)際的物理地址的對(duì)應(yīng)關(guān)系。該對(duì)應(yīng)關(guān)系由智能磨損均衡器來(lái)管理。如圖3所示，在配置雙ARM處理器的AXI總線平臺(tái)上還配置:磨損均衡模塊，所述磨損均衡模塊包括:映射表生成單元及目標(biāo)陣列地址獲取單元；所述磨損均衡模塊103包括:映射表生成單元1031及目標(biāo)陣列地址獲取單元1032 ;所述映射表生成單元1031，根據(jù)所述NAND存儲(chǔ)陣列106的物理存儲(chǔ)區(qū)域地址及均衡算法獲取邏輯存儲(chǔ)區(qū)域地址；根據(jù)所述物理存儲(chǔ)區(qū)域地址及所述邏輯存儲(chǔ)區(qū)域地址建立當(dāng)前存儲(chǔ)區(qū)域映射表；目標(biāo)陣列地址獲取單元1032，根據(jù)所述NAND存儲(chǔ)陣列106的內(nèi)部地址及所述映射表生成單元獲取的存儲(chǔ)區(qū)域映射表映射獲取目標(biāo)陣列地址。為在映射地址的過(guò)程中所映射的物理地址都為有效物理地址，因此，在所述映射表生成單元1031中還包括:壞塊篩選單元10311，所述壞塊篩選單元1031，根據(jù)所述NAND存儲(chǔ)陣列106的壞塊表篩選所述NAND存儲(chǔ)陣列106的物理存儲(chǔ)區(qū)域獲取有效物理存儲(chǔ)區(qū)。從而在對(duì)物理地址映射前，對(duì)物理存儲(chǔ)地址中的壞塊區(qū)域給予排除，由此，保證數(shù)據(jù)訪問(wèn)的有效性。
[0022]如圖4所示，所述NAND控制模塊102包括:輸入數(shù)據(jù)緩存403、輸出數(shù)據(jù)緩存404、控制轉(zhuǎn)換器405及NAND接口控制器406，所述NAND接口控制器406包括:SRAM接口單元4061及NAND接口單元4062，用于將SRAM接口單元4061數(shù)據(jù)轉(zhuǎn)換為NAND接口單元4062數(shù)據(jù)；所述AXI總線的從端口與所述輸入數(shù)據(jù)緩存403的輸入端連接，所述AXI總線的主端口與所述輸出數(shù)據(jù)緩存404的輸出端連接，所述輸入數(shù)據(jù)緩存403及所述輸出數(shù)據(jù)緩存404與所述控制轉(zhuǎn)換器405的輸入端連接，所述控制轉(zhuǎn)換器405的輸出與所述NAND接口控制器406的SRAM接口單元4061連接，所述NAND接口控制器406的NAND接口單元4062與所述NAND存儲(chǔ)陣列106的輸入連接；當(dāng)所述控制轉(zhuǎn)換器405從所述輸入數(shù)據(jù)緩存403收到所述預(yù)存外部數(shù)據(jù)及從所述寄存器組407收到所述目標(biāo)陣列地址時(shí)，控制所述NAND控制模塊102將輸入數(shù)據(jù)緩存403中的預(yù)存外部數(shù)據(jù)移入所述SRAM接口單元4061后，將SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)，并將轉(zhuǎn)換后的NAND數(shù)據(jù)存入所述NAND存儲(chǔ)陣列106的目標(biāo)陣列地址中。上述裝置還包括:寄存器組407，所述寄存器組407與所述AXI總線的從端口及所述控制轉(zhuǎn)換器405連接，用于寄存所述輸入數(shù)據(jù)緩存403的目標(biāo)陣列地址，在上述結(jié)構(gòu)中AXI總線帶有主端口 402 (MASTER PORT)和從端口 401 (SLAVE PORT)。NAND控制器中，在從端口上聯(lián)接了一個(gè)8KB大小的輸入數(shù)據(jù)緩存(input Data buffer)和一個(gè)由16個(gè)寄存器構(gòu)成的寄存器組(Regs)。在主端口上也連接了一個(gè)8KB大小的輸出數(shù)據(jù)緩存(outputData buffer)。數(shù)據(jù)緩存和寄存器組都連接到控制轉(zhuǎn)換器上。NAND接口控制器將復(fù)雜的NAND接口轉(zhuǎn)化為簡(jiǎn)單的SRAM接口，以利于AXI總線對(duì)NAND芯片陣列的訪問(wèn)和控制。SRAM接口與控制轉(zhuǎn)換器連接。來(lái)自AXI總線的數(shù)據(jù)通過(guò)從端口進(jìn)入到輸入數(shù)據(jù)緩存；來(lái)自AXI總線的指令通過(guò)從端口進(jìn)入到寄存器組中。控制轉(zhuǎn)換器通過(guò)讀取寄存器組，得到來(lái)自AXI總線的指令并執(zhí)行。
[0023]通過(guò)上述結(jié)構(gòu)，數(shù)據(jù)寫(xiě)入指令的執(zhí)行流程如下:
[0024]1、外部模塊通過(guò)AXI總線從端口將數(shù)據(jù)寫(xiě)入到輸入數(shù)據(jù)緩存中；
[0025]2、外部模塊通過(guò)AXI總線從端口將NAND芯片陣列的目標(biāo)地址寫(xiě)入到寄存器組中的 ADDR_NAND_REG 中；
[0026]3、外部模塊通過(guò)AXI總線從端口將寄存器組中的INPUT_DATA_RDY_REG置位；
[0027]4、控制轉(zhuǎn)換器監(jiān)測(cè)到INPUT_DATA_RDY_REG置位后，將數(shù)據(jù)從輸入數(shù)據(jù)緩存搬移NAND接口控制器的SRAM接口端，然后觸發(fā)NAND接口控制器的寫(xiě)入操作。
[0028]數(shù)據(jù)的讀取指令的執(zhí)行流程如下:
[0029]1、外部模塊通過(guò)AXI總線從端口將NAND芯片陣列的目標(biāo)地址寫(xiě)入到寄存器組中的 ADDR_NAND_REG 中；
[0030]2、外部模塊通過(guò)AXI總線從端口將自身的地址寫(xiě)入到寄存器組中的ADDR_EXTERN_REG 中；
[0031]3、外部模塊通過(guò)AXI總線從端口將寄存器組中的READ_DATA_REG置位；
[0032]4、控制轉(zhuǎn)換器監(jiān)測(cè)到READ_DATA_REG置位后，觸發(fā)NAND接口控制器的讀取操作，然后將數(shù)據(jù)從NAND接口控制器的SRAM接口端搬移到輸出數(shù)據(jù)緩存。
[0033]5、控制轉(zhuǎn)換器通過(guò)AXI總線的主端口發(fā)起DMA操作，AXI總線自動(dòng)將輸出數(shù)據(jù)緩存中的數(shù)據(jù)搬移到ADDR_EXTERN_REG指定的地址。
[0034]如圖5所示，本發(fā)明還提供了一種基于AXI總線的存儲(chǔ)控制方法，具體包括以下步驟:
[0035]步驟S501:接收外部存儲(chǔ)數(shù)據(jù)；
[0036]在上述步驟中:接口模塊接收外部存儲(chǔ)數(shù)據(jù)，并將接收的外部存儲(chǔ)數(shù)據(jù)通過(guò)AXI總線傳送到BCH編解碼模塊中；
[0037]步驟S502:進(jìn)行BCH編碼；
[0038]在上述步驟中:BCH編解碼模塊對(duì)所述外部存儲(chǔ)數(shù)據(jù)進(jìn)行BCH編碼獲取預(yù)存外部數(shù)據(jù)，并將預(yù)存外部數(shù)據(jù)輸入到所述NAND控制模塊中；
[0039]步驟S503:獲取目標(biāo)陣列地址；
[0040]在上述步驟中:磨損均衡模塊根據(jù)所述NAND存儲(chǔ)陣列的內(nèi)部地址映射獲取目標(biāo)陣列地址，并將目標(biāo)陣列地址輸入到所述NAND控制模塊中；
[0041]步驟S504:存入。
[0042]在上述步驟中:當(dāng)所述預(yù)存外部數(shù)據(jù)與所述目標(biāo)陣列地址均輸入到所述NAND控制模塊中時(shí)，所述NAND控制模塊將預(yù)存外部數(shù)據(jù)從SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)后存入所述目標(biāo)陣列地址中。
[0043]如圖6所示,作為本實(shí)施例中的優(yōu)選方案,上述步驟S503中還包括:
[0044]步驟S5031:獲取邏輯存儲(chǔ)區(qū)域地址；
[0045]根據(jù)所述NAND存儲(chǔ)陣列106的物理存儲(chǔ)區(qū)域地址及均衡算法獲取邏輯存儲(chǔ)區(qū)域地址；
[0046]步驟S5032:建立當(dāng)前存儲(chǔ)區(qū)域映射表；
[0047]根據(jù)所述物理存儲(chǔ)區(qū)域地址及所述邏輯存儲(chǔ)區(qū)域地址建立當(dāng)前存儲(chǔ)區(qū)域映射表;
[0048]步驟S5033:獲取目標(biāo)陣列地址。
[0049]根據(jù)所述NAND存儲(chǔ)陣列106的內(nèi)部地址及所述映射表生成單元獲取的存儲(chǔ)區(qū)域映射表映射獲取目標(biāo)陣列地址。
[0050]如圖6所示,作為本實(shí)施例中的優(yōu)選方案,上述步驟S5032中還包括:
[0051]S50321:壞塊篩選。
[0052]根據(jù)所述NAND存儲(chǔ)陣列106的壞塊表篩選所述NAND存儲(chǔ)陣列106的物理存儲(chǔ)區(qū)域獲取有效物理存儲(chǔ)區(qū)。
【權(quán)利要求】
1.一種基于AXI總線的存儲(chǔ)控制裝置，其特征在于，包括:在配置雙ARM處理器的AXI總線平臺(tái)上配置NAND控制模塊、磨損均衡模塊、BCH編解碼模塊及接口模塊，所述NAND控制模塊與NAND存儲(chǔ)陣列連接； 接口模塊接收外部存儲(chǔ)數(shù)據(jù)，并將接收的外部存儲(chǔ)數(shù)據(jù)通過(guò)AXI總線傳送到BCH編解碼模塊中；BCH編解碼模塊對(duì)所述外部存儲(chǔ)數(shù)據(jù)進(jìn)行BCH編碼獲取預(yù)存外部數(shù)據(jù)，并將預(yù)存外部數(shù)據(jù)輸入到所述NAND控制模塊中； 磨損均衡模塊根據(jù)所述NAND存儲(chǔ)陣列的內(nèi)部地址映射獲取目標(biāo)陣列地址,并將目標(biāo)陣列地址輸入到所述NAND控制模塊中； 當(dāng)所述預(yù)存外部數(shù)據(jù)與所述目標(biāo)陣列地址均輸入到所述NAND控制模塊中時(shí)，所述NAND控制模塊將預(yù)存外部數(shù)據(jù)從SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)后存入所述目標(biāo)陣列地址中。
2.如權(quán)利要求1所述的存儲(chǔ)器控制裝置，其特征在于，在配置雙ARM處理器的AXI總線平臺(tái)上還配置:高速緩存及DMA控制器，所述DMA控制器將所述接口模塊接收的外部存儲(chǔ)數(shù)據(jù)通過(guò)AXI總線緩存到所述高速緩存中。
3.如權(quán)利要求1或2所述的存儲(chǔ)器控制裝置，其特征在于，在配置雙ARM處理器的AXI總線平臺(tái)上還配置:磨損均衡模塊，所述磨損均衡模塊包括:映射表生成單元及目標(biāo)陣列地址獲取單元； 所述映射表生成單元，根據(jù)所述NAND存儲(chǔ)陣列的物理存儲(chǔ)區(qū)域地址及均衡算法獲取邏輯存儲(chǔ)區(qū)域地址；根據(jù)所述物理存儲(chǔ)區(qū)域地址及所述邏輯存儲(chǔ)區(qū)域地址建立當(dāng)前存儲(chǔ)區(qū)域映射表； 目標(biāo)陣列地址獲取單元，根據(jù)所述NAND存儲(chǔ)陣列的內(nèi)部地址及所述映射表生成單元獲取的存儲(chǔ)區(qū)域映射表映射獲取目標(biāo)陣列地址。
4.如權(quán)利要求3所述的存儲(chǔ)器控制裝置，其特征在于，所述映射表生成單元中還包括:壞塊篩選單元，所述壞塊篩選單元，根據(jù)所述NAND存儲(chǔ)陣列的壞塊表篩選所述NAND存儲(chǔ)陣列的物理存儲(chǔ)區(qū)域獲取有效物理存儲(chǔ)區(qū)。
5.如權(quán)利要求1或2所述的存儲(chǔ)器控制裝置，其特征在于，所述NAND控制模塊包括:寄存器組、輸入數(shù)據(jù)緩存、輸出數(shù)據(jù)緩存、控制轉(zhuǎn)換器及NAND接口控制器，所述NAND接口控制器包括=SRAM接口單元及NAND接口單元，所述寄存器組與所述AXI總線的從端口及所述控制轉(zhuǎn)換器連接，用于寄存目標(biāo)陣列地址，用于將SRAM接口單元數(shù)據(jù)轉(zhuǎn)換為NAND接口單元數(shù)據(jù)；所述AXI總線的從端口與所述輸入數(shù)據(jù)緩存的輸入端連接，所述AXI總線的主端口與所述輸出數(shù)據(jù)緩存的輸出端連接，所述輸入數(shù)據(jù)緩存及所述輸出數(shù)據(jù)緩存與所述控制轉(zhuǎn)換器的輸入端連接，所述控制轉(zhuǎn)換器的輸出與所述NAND接口控制器的SRAM接口單元連接，所述NAND接口控制器的NAND接口單元與所述NAND存儲(chǔ)陣列的輸入連接；當(dāng)所述控制轉(zhuǎn)換器從所述輸入數(shù)據(jù)緩存收到所述預(yù)存外部數(shù)據(jù)及從所述寄存器組收到所述目標(biāo)陣列地址時(shí)，控制所述NAND控制模塊將輸入數(shù)據(jù)緩存中的預(yù)存外部數(shù)據(jù)移入所述SRAM接口單元后，將SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)，并將轉(zhuǎn)換后的NAND數(shù)據(jù)存入所述NAND存儲(chǔ)陣列的目標(biāo)陣列地址中。
6.如權(quán)利要求1所述的存儲(chǔ)器控制裝置，其特征在于，所述接口模塊包括=PCIE接口。
7.一種基于AXI總線的存儲(chǔ)控制方法，其特征在于，包括以下步驟:接口模塊接收外部存儲(chǔ)數(shù)據(jù)，并將接收的外部存儲(chǔ)數(shù)據(jù)通過(guò)AXI總線傳送到BCH編解碼模塊中； BCH編解碼模塊對(duì)所述外部存儲(chǔ)數(shù)據(jù)進(jìn)行BCH編碼獲取預(yù)存外部數(shù)據(jù)，并將預(yù)存外部數(shù)據(jù)輸入到所述NAND控制模塊中； 磨損均衡模塊根據(jù)所述NAND存儲(chǔ)陣列的內(nèi)部地址映射獲取目標(biāo)陣列地址，并將目標(biāo)陣列地址輸入到所述NAND控制模塊中； 當(dāng)所述預(yù)存外部數(shù)據(jù)與所述目標(biāo)陣列地址均輸入到所述NAND控制模塊中時(shí)，所述NAND控制模塊將預(yù)存外部數(shù)據(jù)從SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)后存入所述目標(biāo)陣列地址中。
8.如權(quán)利要求7所述的存儲(chǔ)器控制方法，其特征在于，所述磨損均衡模塊根據(jù)所述NAND存儲(chǔ)陣列的內(nèi)部地址映射獲取目標(biāo)陣列地址步驟還包括: 根據(jù)所述NAND存儲(chǔ)陣列的物理存儲(chǔ)區(qū)域地址及均衡算法獲取邏輯存儲(chǔ)區(qū)域地址； 根據(jù)所述物理存儲(chǔ)區(qū)域地址及所述邏輯存儲(chǔ)區(qū)域地址建立當(dāng)前存儲(chǔ)區(qū)域映射表； 根據(jù)所述NAND存儲(chǔ)陣列的內(nèi)部地址及所述映射表生成單元獲取的存儲(chǔ)區(qū)域映射表映射獲取目標(biāo)陣列地址。
9.如權(quán)利要求8所述的存儲(chǔ)器控制方法，其特征在于，所述根據(jù)所述NAND存儲(chǔ)陣列的物理存儲(chǔ)區(qū)域地址 及均衡算法獲取邏輯存儲(chǔ)區(qū)域地址步驟包括； 根據(jù)所述NAND存儲(chǔ)陣列的壞塊表篩選所述NAND存儲(chǔ)陣列的物理存儲(chǔ)區(qū)域獲取有效物理存儲(chǔ)區(qū)。
【文檔編號(hào)】G06F13/16GK103902481SQ201210581608
【公開(kāi)日】2014年7月2日 申請(qǐng)日期:2012年12月27日 優(yōu)先權(quán)日:2012年12月27日
【發(fā)明者】雷磊, 朱駿, 黃嘯 申請(qǐng)人:北京華清瑞達(dá)科技有限公司