專利名稱：應(yīng)用于網(wǎng)絡(luò)處理器中的ddr3存儲器的控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及控制器技術(shù)領(lǐng)域，特別是存儲器的控制器技術(shù)領(lǐng)域，具體是指一種應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器。
背景技術(shù)：
網(wǎng)絡(luò)處理器由于其速度快、可編程性能好而成為下一代網(wǎng)絡(luò)產(chǎn)品的核心器件，隨著網(wǎng)絡(luò)的不斷發(fā)展，網(wǎng)絡(luò)處理器的線速要 求越來越高；DDR3是目前比較通用的高速、大容量的雙速率同步存儲器，且價(jià)格低廉。所以網(wǎng)絡(luò)處理器中實(shí)時(shí)數(shù)據(jù)大量讀取和路由表頻繁訪問都通過DDR3進(jìn)行，于是網(wǎng)絡(luò)處理器對DDR3接口的帶寬和速度都提出了較高的要求；且要求隨著網(wǎng)絡(luò)線速提升，DDR3控制器也隨之升級。傳統(tǒng)的DDR3控制器主要采用縮短延時(shí)機(jī)制，中國專利CN102543195A，(王宏斌，一種DDR控制器及其實(shí)現(xiàn)方法和芯片)公開了一種利用預(yù)判的方式來隱藏bank激活和預(yù)充電延時(shí)的機(jī)制(圖I所示)，即通過先將命令緩存起來并預(yù)判斷該命令是否是和下一條命令在同一行中，如果是在同一行中，就繼續(xù)執(zhí)行該隊(duì)列命令，否則跳轉(zhuǎn)到另一隊(duì)列執(zhí)行命令。這種方式只能提高的效率有限，只有隱藏在不同bank或不同行的讀寫之間的延時(shí)，提高前的效率值為ribefOTe = η · t^/ (η ·,其中V, tEP, tECD分別代表一次讀寫時(shí)間，預(yù)充電時(shí)間和激活時(shí)間，且它們的值大小差不多；n的大小是由程序員來決定連續(xù)分配到同一bank同一行的數(shù)據(jù)個數(shù)，分配較均衡時(shí)該算法提高的效率十分有限，難以滿足網(wǎng)絡(luò)處理器中DDR3控制器的性能提升要求。

發(fā)明內(nèi)容
本發(fā)明的目的是克服了上述現(xiàn)有技術(shù)中的缺點(diǎn)，提供一種采用并行接收與處理單元、兩級緩存結(jié)構(gòu)及隱藏刷新延時(shí)，從而大幅度提高存儲器的訪存效率，滿足網(wǎng)絡(luò)處理器的要求，且結(jié)構(gòu)簡單，成本低廉，應(yīng)用范圍較為廣泛的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器。為了實(shí)現(xiàn)上述的目的，本發(fā)明的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器具有如下構(gòu)成該應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器包括并行總線接口模塊、緩存模塊和DDR3存儲器接口模塊。所述的并行總線接口模塊包括至少兩路并行的總線接口，每一路總線接口均包括總線接口單元和與所述的總線接口單元相連的功能操作單元，所述的總線接口單元用以從總線獲得DDR3存儲器存訪命令，所述的功能操作單元用以執(zhí)行所述的存訪命令，所述的各功能操作單元均分別連接所述的緩存模塊，所述的緩存模塊通過所述的DDR3存儲器接口模塊連接DDR3存儲器。該應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器中，所述的功能操作單元包括數(shù)據(jù)讀寫子單元、原子操作子單元和隊(duì)列操作子單元。該應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器中，所述的并行總線接口模塊包括四路并行的總線接口。該應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器中，所述的緩存模塊包括與所述的并行的總線接口數(shù)量相同的一級緩存和一個二級緩存，所述的各一級緩存均分別連接于一路總線接口的接口單元，并均連接所述的二級緩存，所述的一級緩存用以存儲最近寫入的且未被讀出的數(shù)據(jù)包以及最常用的路由表；所述的二級緩存連接所述的DDR3存儲器接口模塊，用以存儲常用路由表。該應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器中，所述的DDR3存儲器接口模塊包括六個FIFO、兩個計(jì)算器、兩個預(yù)判邏輯單元、一個狀態(tài)命令轉(zhuǎn)換單元和一個初始化邏
輯單元。
所述的六個FIFO中第一 FIFO和第二 FIFO為第一組命令FIFO、第三FIFO和第四 FIFO為第二組命令FIF0，所述的第一組命令FIFO和第二組命令FIFO用于存放所述的訪存命令，偶數(shù)bank的讀寫請求命令存儲于所述的第一 FIFO和第三FIF0，奇數(shù)bank的讀寫請求命令存儲于所述的第二 FIFO和第四FIF0，第五FIFO為讀數(shù)據(jù)FIF0，第六FIFO為寫數(shù)據(jù)FIFO ；兩個計(jì)算器中第一計(jì)數(shù)器分別連接于所述的第一組命令FIFO的第一 FIFO和第二FIF0，第二計(jì)數(shù)器分別連接于所述的第二組命令FIFO的第三FIFO和第四FIF0，用以在一個計(jì)數(shù)器所連接的該組命令FIFO進(jìn)行讀寫處理時(shí)進(jìn)行計(jì)數(shù)，并在達(dá)到刷新周期時(shí)，跳轉(zhuǎn)到另一組命令FIFO進(jìn)行讀寫處理，以此隱藏刷新時(shí)鐘周期，達(dá)到隱藏刷新時(shí)延的目的；兩個預(yù)判邏輯單元中第一預(yù)判邏輯單元分別連接所述的第一組命令FIFO的第一FIFO和第二 FIF0，第二預(yù)判邏輯單元分別連接所述的第二組命令FIFO的第三FIFO和第四FIF0，所述的預(yù)判邏輯單元用以隱藏激活和預(yù)充電時(shí)鐘周期；狀態(tài)命令轉(zhuǎn)換單元分別通過所述的第一預(yù)判邏輯單元連接所述的第一組命令FIFO,通過所述的第二預(yù)判邏輯單元連接所述的第二組命令FIF0，并連接所述的讀數(shù)據(jù)FIFO和寫數(shù)據(jù)FIF0，用以根據(jù)控制所述的各FIFO ；初始化邏輯單元連接于所述的狀態(tài)命令轉(zhuǎn)換單元，用以實(shí)現(xiàn)所述的狀態(tài)命令轉(zhuǎn)換單元的初始化。該應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器中，所述的第一 FIFO、第二 FIFO、第三FIFO和第四FIFO的寬度均為27位，且該第一 FIFO、第二 FIFO、第三FIFO和第四FIFO的深度均為32個；所述的第五FIFO和第六FIFO的寬度均為128位，且該第五FIFO和第六FIFO的深度均為128個。采用了該發(fā)明的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器，其包括并行總線接口模塊、緩存模塊和DDR3存儲器接口模塊。并行總線接口模塊包括至少兩路并行的總線接口，每一路總線接口均包括總線接口單元和與所述的總線接口單元相連的功能操作單元，各功能操作單元均分別連接緩存模塊；緩存模塊包括與所述的并行的總線接口數(shù)量相同的一級緩存和一個二級緩存，各一級緩存均分別連接于一路總線接口的接口單元，并均連接所述的二級緩存；所述的緩存模塊通過所述的DDR3存儲器接口模塊連接DDR3存儲器，DDR3存儲器接口模塊在實(shí)現(xiàn)隱藏bank激活和預(yù)充電延時(shí)的基礎(chǔ)上,進(jìn)一步隱藏了刷新延時(shí)。從而整體上大幅度提高了 DDR3存儲器的訪存效率，能夠滿足網(wǎng)絡(luò)處理器的要求，且本發(fā)明的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器的結(jié)構(gòu)簡單，成本低廉，應(yīng)用范圍較為廣泛。


圖I為現(xiàn)有技術(shù)中的DDR存儲控制器結(jié)構(gòu)示意圖。圖2為本發(fā)明的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器的結(jié)構(gòu)示意圖。圖3為本發(fā)明的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器的總線接口和功能操作部件的結(jié)構(gòu)示意圖。圖4為本發(fā)明的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器的DDR3接口單元的結(jié)構(gòu)示意圖。
具體實(shí)施例方式為了能夠更清楚地理解本發(fā)明的技術(shù)內(nèi)容，特舉以下實(shí)施例詳細(xì)說明。請參閱圖2所示，為本發(fā)明應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器的結(jié)構(gòu)示意圖。在一種實(shí)施方式中，該應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器包括并行總線接口模塊、緩存模塊和DDR3存儲器接口模塊。所述的并行總線接口模塊包括四路并行的總線接口，每一路總線接口均包括總線接口單元和與所述的總線接口單元相連的功能操作單元。所述的總線接口單元用以從總線獲得DDR3存儲器存訪命令。所述的功能操作單元包括數(shù)據(jù)讀寫子單元、原子操作子單元和隊(duì)列操作子單元，各子單元用以執(zhí)行相應(yīng)的存訪命令。所述的各功能操作單元均分別連接所述的緩存模塊，所述的緩存模塊通過所述的DDR3存儲器接口模塊連接DDR3存儲器。在較優(yōu)選的實(shí)施方式中，所述的緩存模塊包括與所述的并行的總線接口數(shù)量相同的一級緩存和一個二級緩存，所述的各一級緩存均分別連接于一路總線接口的接口單元，并均連接所述的二級緩存，所述的一級緩存用以存儲最近寫入的且未被讀出的數(shù)據(jù)包以及最常用的路由表；所述的二級緩存連接所述的DDR3存儲器接口模塊，用以存儲常用路由表。在更優(yōu)選的實(shí)施方式中，所述的DDR3存儲器接口模塊包括六個FIFO、兩個計(jì)算器、兩個預(yù)判邏輯單元、一個狀態(tài)命令轉(zhuǎn)換單元和一個初始化邏輯單元。所述的六個FIFO中第一 FIFO和第二 FIFO為第一組命令FIFO、第三FIFO和第四FIFO為第二組命令FIF0，所述的第一組命令FIFO和第二組命令FIFO用于存放所述的訪存命令，偶數(shù)bank的讀寫請求命令存儲于所述的第一 FIFO和第三FIF0，奇數(shù)bank的讀寫請求命令存儲于所述的第二 FIFO和第四FIF0，第五FIFO為讀數(shù)據(jù)FIF0，第六FIFO為寫數(shù)據(jù)FIFO ;所述的第一 FIFO、第二 FIFO、第三FIFO和第四FIFO的寬度均為27位，且該第一FIFO、第二 FIFO、第三FIFO和第四FIFO的深度均為32個；所述的第五FIFO和第六FIFO的寬度均為128位，且該第五FIFO和第六FIFO的深度均為128個；兩個計(jì)算器中第一計(jì)數(shù)器分別連接于所述的第一組命令FIFO的第一 FIFO和第二FIF0，第二計(jì)數(shù)器分別連接于所述的第二組命令FIFO的第三FIFO和第四FIF0，用以在一個計(jì)數(shù)器所連接的該組命令FIFO進(jìn)行讀寫處理時(shí)進(jìn)行計(jì)數(shù)，并在達(dá)到刷新周期時(shí)，跳轉(zhuǎn)到另一組命令FIFO進(jìn)行讀寫處理，隱藏了刷新時(shí)延；
兩個預(yù)判邏輯單元中第一預(yù)判邏輯單元分別連接所述的第一組命令FIFO的第一FIFO和第二 FIFO，第二預(yù)判邏輯單元分別連接所述的第二組命令FIFO的第三FIFO和第四FIFO，所述的預(yù)判邏輯單元用以隱藏激活和預(yù)充電時(shí)鐘周期；
所述的狀態(tài)命令轉(zhuǎn)換單元分別通過所述的第一預(yù)判邏輯單元連接所述的第一組命令FIF0，通過所述的第二預(yù)判邏輯單元連接所述的第二組命令FIF0，并連接所述的讀數(shù)據(jù)FIFO和寫數(shù)據(jù)FIF0，用以根據(jù)控制所述的各FIFO ；所述的初始化邏輯單元連接于所述的狀態(tài)命令轉(zhuǎn)換單元，用以實(shí)現(xiàn)所述的狀態(tài)命令轉(zhuǎn)換單元的初始化。在實(shí)際應(yīng)用中，本發(fā)明的控制器的技術(shù)方案主要是一種多級優(yōu)化的DDR3控制器，其包括以下特點(diǎn)a.包括多個總線接口單元，并行接收來自總線的命令，提高控制器數(shù)據(jù)吞吐量，并可以根據(jù)網(wǎng)絡(luò)線速需要提高接口并行度；每一個接口單元后接一個功能操作部件，以及時(shí)處理訪存命令。b.兩級cache單元,縮短訪存延時(shí)。c.在隱藏激活和預(yù)充電延時(shí)的基礎(chǔ)上，設(shè)計(jì)出一種可以進(jìn)一步隱藏刷新延時(shí)的結(jié)構(gòu)，使DDR3接口的利用率進(jìn)一步提高。具體而言，本發(fā)明的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器的結(jié)構(gòu)包括以下特點(diǎn)I、總線接口和功能操作部件的結(jié)構(gòu)如圖3所示。采用四個總線接收單元，分別與四條內(nèi)部總線相連，可以四路并行接收來自于總線的命令請求，并將命令及時(shí)分配到不同的功能部件上做進(jìn)一步處理。其包括總線命令轉(zhuǎn)換接口和功能操作部件，功能操作部件又根據(jù)命令的不同類型分為數(shù)據(jù)讀寫單元，原子操作單元，隊(duì)列操作單元?？偩€接口單元獨(dú)立從總線上接收命令，并將命令轉(zhuǎn)換到功能部件的相應(yīng)操作單元上，操作單元獨(dú)立地執(zhí)行命令，需進(jìn)行數(shù)據(jù)交換時(shí)再和一級cache進(jìn)行數(shù)據(jù)交換，如果一級cache未命中時(shí)再和二級cache進(jìn)行數(shù)據(jù)交換，如果二級cache也未命中時(shí)再和DDR3進(jìn)行數(shù)據(jù)交換。線速提高時(shí)，只需要增加該結(jié)構(gòu)中的總線接口、功能操作部件和一級cache單元即可。2、層次化的cache單元是采用兩級cache單元進(jìn)行數(shù)據(jù)緩存。其中第一級cache主要存儲剛寫入的數(shù)據(jù)包，一部分最近常使用的路由表，并將已經(jīng)讀出的數(shù)據(jù)包丟棄；第二級cache主要是存儲較大一部分常用的路由表。通過這兩級cache的相互配合可提高DDR3中數(shù)據(jù)讀寫速率。兩級cache結(jié)構(gòu)中的第一級cache大小為128K,第二級cache大小為1M，其中一級cache為多端口單元，它能夠并行提供上述幾個功能部件所需要的數(shù)據(jù)，并可以對數(shù)據(jù)進(jìn)行鎖定操作，即在數(shù)據(jù)操作過程中禁止其他功能部件對數(shù)據(jù)進(jìn)行操作。第二級cache也可以提供多路接口，方便和DDR3 SDRAM進(jìn)行數(shù)據(jù)交換。3、對于DDR3接口單元，主要結(jié)構(gòu)如附圖4所示，包括六個FIF0，其中前四個用于存放訪存命令，第五個是讀數(shù)據(jù)FIF0，第六個是寫數(shù)據(jù)FIFO ;兩個計(jì)算器；兩個預(yù)判邏輯單元；一個狀態(tài)命令轉(zhuǎn)換單元；一個初始化邏輯單元。在實(shí)現(xiàn)的過程中，首先將不同bank的訪存命令放入不同的FIFO中，其中0、2bank命令放入第一個FIFO中，l、3bank命令放入第二個FIFO中，依此類推。并且第一個計(jì)算器對第一、二個FIFO同時(shí)計(jì)數(shù)，一旦計(jì)數(shù)到刷新周期時(shí)就跳轉(zhuǎn)到第三、四個FIFO進(jìn)行讀寫處理；并且奇偶bank的讀寫請求分開存儲，并通過預(yù)判邏輯可以隱藏激活和預(yù)充電時(shí)鐘周期。六個FIFO的大小分別為FIFOl 4是27位寬的32個深度，F(xiàn)IF05 6是128位寬128個FIFO深度，兩個計(jì)數(shù)器和兩個預(yù)判邏輯，初始化邏輯和一個狀態(tài)命令轉(zhuǎn)換邏輯構(gòu)成。在實(shí)現(xiàn)的過程中，所述的四個命令FIFO (編號1、2、3、4的FIFO)分成兩組，第一組用于存儲bank0、l、2、3的讀寫命令，第二組用于存儲bank4、5、6、7的讀寫命令，數(shù)據(jù)操作時(shí)先執(zhí)行第一組中的命令，并同時(shí)對第二組進(jìn)行刷新操作，當(dāng)?shù)谝唤M也計(jì)數(shù)到刷新請求時(shí)，就將執(zhí)行命令單元切換到第二組執(zhí)行，以此來隱藏第一組刷新延時(shí)，交替執(zhí)行時(shí)可以隱藏刷新延時(shí)。每一組命令FIFO中奇偶bank的讀寫請求分開存儲，并通過預(yù)判邏輯可以隱藏激活和預(yù)充電時(shí)鐘周期。采用上述的實(shí)際應(yīng)用結(jié)構(gòu)能夠使本發(fā)明具有如下有益效果I、通過在該多級優(yōu)化的DDR3控制器中第一級中采用并行的總線接收單元和功能部件單元及時(shí)接收來自總線的命令，增大了 DDR3接口的吞吐量，使DDR3的讀寫等操作命令不會產(chǎn)生擁塞現(xiàn)象，而且功能部件的增多可以及時(shí)的處理讀寫命令。并且可以根據(jù)網(wǎng)絡(luò)處理速度的需要，動態(tài)增加接口和功能操作部件以適應(yīng)線速提升的需求。2、由于網(wǎng)絡(luò)處理器中會產(chǎn)生很多的讀修改寫等原子操作，采用本發(fā)明的第二級中的兩級cache結(jié)構(gòu)放在該DDR3控制器中，有效的減少這些操作所帶來的延時(shí)。根據(jù)cache
的加速比公式
權(quán)利要求
1.一種應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器，其特征在于，所述的控制器包括并行總線接口模塊、緩存模塊和DDR3存儲器接口模塊，所述的并行總線接口模塊包括至少兩路并行的總線接口，每一路總線接口均包括總線接口單元和與所述的總線接口單元相連的功能操作單元，所述的總線接口單元用以從總線獲得與DDR3存儲器訪存相關(guān)的命令，所述的功能操作單元用以執(zhí)行所述的訪存相關(guān)的命令，所述的各功能操作單元均分別連接所述的緩存模塊，所述的緩存模塊通過所述的DDR3存儲器接口模塊連接DDR3存儲器。
2.根據(jù)權(quán)利要求I所述的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器，其特征在于，所述的功能操作單元包括數(shù)據(jù)讀寫子單元、原子操作子單元和隊(duì)列操作子單元。
3.根據(jù)權(quán)利要求I所述的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器，其特征在于，所述的并行總線接口模塊包括四路并行的總線接口。
4.根據(jù)權(quán)利要求I至3中任一項(xiàng)所述的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器，其特征在于，所述的緩存模塊包括與所述的并行的總線接口數(shù)量相同的一級緩存和一個二級緩存，所述的各個一級緩存均分別連接于一路總線接口的接口單元，并均連接所述的二級緩存，所述的一級緩存用以存儲最近寫入的且未被讀出的數(shù)據(jù)包以及最常用的路由表；所述的二級緩存連接所述的DDR3存儲器接口模塊，用以存儲常用路由表。
5.根據(jù)權(quán)利要求4所述的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器，其特征在于，所述的DDR3存儲器接口模塊包括 六個FIFO，其中第一 FIFO和第二 FIFO為第一組命令FIFO、第三FIFO和第四FIFO為第二組命令FIFO，所述的第一組命令FIFO和第二組命令FIFO用于存放所述的訪存命令，偶數(shù)bank的讀寫請求命令存儲于所述的第一 FIFO和第三FIFO，奇數(shù)bank的讀寫請求命令存儲于所述的第二 FIFO和第四FIFO，第五FIFO為讀數(shù)據(jù)FIFO，第六FIFO為寫數(shù)據(jù)FIFO ； 兩個計(jì)算器，第一計(jì)數(shù)器分別連接于所述的第一組命令FIFO的第一 FIFO和第二 FIFO，第二計(jì)數(shù)器分別連接于所述的第二組命令FIFO的第三FIFO和第四FIFO，用以在一個計(jì)數(shù)器所連接的該組命令FIFO進(jìn)行讀寫處理時(shí)進(jìn)行計(jì)數(shù)，并將達(dá)到刷新周期時(shí)，跳轉(zhuǎn)到另一組命令FIFO進(jìn)行讀寫處理，以此隱藏刷新時(shí)鐘周期； 兩個預(yù)判邏輯單元，第一預(yù)判邏輯單元分別連接所述的第一組命令FIFO的第一 FIFO和第二 FIFO，第二預(yù)判邏輯單元分別連接所述的第二組命令FIFO的第三FIFO和第四FIFO，所述的預(yù)判邏輯單元用以隱藏激活和預(yù)充電時(shí)鐘周期； 一個狀態(tài)命令轉(zhuǎn)換單元，分別通過所述的第一預(yù)判邏輯單元連接所述的第一組命令FIFO,通過所述的第二預(yù)判邏輯單元連接所述的第二組命令FIFO，并連接所述的讀數(shù)據(jù)FIFO和寫數(shù)據(jù)FIFO，用以根據(jù)控制所述的各FIFO ； 一個初始化邏輯單元，連接于所述的狀態(tài)命令轉(zhuǎn)換單元，用以實(shí)現(xiàn)所述的狀態(tài)命令轉(zhuǎn)換單元的初始化。
6.根據(jù)權(quán)利要求5所述的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器，其特征在于，所述的第一 FIFO、第二 FIFO、第三FIFO和第四FIFO的寬度均為27位，且該第一 FIFO、第二FIFO、第三FIFO和第四FIFO的深度均為32個；所述的第五FIFO和第六FIFO的寬度均為128位，且該第五FIFO和第六FIFO的深度均為128個。
全文摘要
本發(fā)明涉及一種應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器，屬于控制器技術(shù)領(lǐng)域，該控制器包括并行總線接口模塊、緩存模塊和DDR3存儲器接口模塊。并行總線接口模塊包括至少兩路并行的總線接口，每一路總線接口均包括總線接口單元和功能操作單元；緩存模塊包括與并行的總線接口數(shù)量相同的一級緩存和一個二級緩存；緩存模塊通過DDR3存儲器接口模塊連接DDR3存儲器，DDR3存儲器接口模塊在實(shí)現(xiàn)隱藏bank激活和預(yù)充電延時(shí)的基礎(chǔ)上，進(jìn)一步隱藏了刷新延時(shí)。從而整體上大幅度提高了DDR3存儲器的訪存效率，能夠滿足網(wǎng)絡(luò)處理器的要求，且本發(fā)明的應(yīng)用于網(wǎng)絡(luò)處理器中的DDR3存儲器的控制器的結(jié)構(gòu)簡單，成本低廉，應(yīng)用范圍較為廣泛。
文檔編號G06F5/06GK102929815SQ20121048409
公開日2013年2月13日 申請日期2012年11月23日 優(yōu)先權(quán)日2012年11月23日
發(fā)明者金胤丞, 馬鵬, 李苗 申請人:中國電子科技集團(tuán)公司第三十二研究所