專利名稱：集成電路的制作方法
技術領域：
本技術涉及集成電路。具體地講,本技術涉及一種與時序信號同步操作的集成電路。
背景技術：
眾所周知，當降低包括與諸如時鐘信號的時序信號同步操作的電路(例如，觸發(fā)器)的集成電路的驅動電壓時，時滯的變化隨驅動電壓的降低呈指數(shù)形式增加。時滯為時序信號到達某一電路之前的延遲時間和時序信號到達與該電路不同的一個電路之前的延遲時間之間的差。時滯變化的增加可能導致諸如觸發(fā)器的電路中時序誤差的出現(xiàn)。時序誤差指的是當時序信號從設計中所假定的范圍到達電路時，由于時序的偏差所導致的電路中故障的出現(xiàn)。為了抑制時滯變化的這一增加，人們已經推出了一種控制集成電路的方法。在這一方法中，當降低驅動電壓時，也同時降低集成電路的操作頻率(例如，參照申請?zhí)枮?br> 2010-118746的日本專利公開物)。通過把操作頻率最多降低至不出現(xiàn)時序誤差的程度，可在確保集成電路穩(wěn)定操作的情況下，降低功耗。

發(fā)明內容
然而，在以上所描述的相關技術中，通常難以降低集成電路的功耗量。例如，如果需要把操作頻率保持不變時降低驅動電壓，則時滯變化會增加，如以上所描述的。而且，由于時滯變化的增大，集成電路的故障發(fā)生率變高。因此，當保持操作頻率不變時，難以在確保集成電路穩(wěn)定操作的情況下降低功耗量。人們將需要本技術，以容易地降低集成電路中的功耗量。根據(jù)本技術的一個實施例，提供了一種集成電路，所述集成電路包括時序信號分配電路，配置為分配一個指示預定的時序的時序信號；同步操作電路，配置為與所分配的時序信號同步操作；邏輯電路，配置為根據(jù)同步操作電路的操作結果執(zhí)行預定的邏輯操作；以及電源部件，配置為把一個低于驅動時序信號分配電路的時序信號分配電路驅動電壓的電壓作為邏輯電路驅動電壓供應到邏輯電路。這提供了這樣一個操作供應了低于時序信號分配電路驅動電壓的邏輯電路驅動電壓。而且，在這一實施例中，電源部件還可以向同步操作電路供應具有與邏輯電路驅動電壓的電壓值相同電壓值的電壓。這提供了這樣一個操作向同步操作電路供應了具有與邏輯電路驅動電壓的電壓值相同電壓值的電壓。另外，在這一實施例中，電源部件還可以向同步操作電路供應具有與時序信號分配電路驅動電壓的電壓值相同電壓值的電壓。這提供了這樣一個操作向同步操作電路供應了具有與時序信號分配電路驅動電壓的電壓值相同電壓值的電壓。而且，在這一實施例中，電源部件還可以包括一個時序信號分配電路驅動電壓控制器，其降低電源電壓，并且把所降低的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路；以及一個邏輯電路驅動電壓控制器，其降低所供應的時序信號分配電路驅動電壓，并且把所降低的電壓作為邏輯電路驅動電壓供應到邏輯電路。這提供了這樣一個操作把通過降低時序信號分配電路驅動電壓所獲得的電壓作為邏輯電路驅動電壓加以供應。另外，在這一實施例中，電源部件還可以包括一個時序信號分配電路驅動電壓控制器，其降低電源電壓，并且把所降低的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路；以及一個邏輯電路驅動電壓控制器，其把電源電壓降至一個比時序信號分配電路驅動電壓低的電壓，并且把所降低的電壓作為邏輯電路驅動電壓供應到邏輯電路。這提供了這樣一個操作把通過降低電源電壓所獲得的電壓作為時序信號分配電路驅動電壓或者邏輯電路驅動電壓加以供應。而且，在這一實施例中，集成電路還可以包括一個誤差檢測器，配置為檢測同步操作電路中的誤差，如果誤差的檢測頻度等于或者高于一個預定的值，則電源部件可以升高時序信號分配電路驅動電壓。這提供了這樣一個操作如果誤差的檢測頻度等于或者高于預定的值，則升高時序信號分配電路驅動電壓。另外，在這一實施例中，如果誤差的檢測頻度等于或者高于預定的值，則電源部件可以升高邏輯電路驅動電壓。這提供了這樣一個操作如果誤差的檢測頻度等于或者高于預定的值，則升高邏輯電路驅動電壓。根據(jù)本技術的另一個實施例，提供了一種集成電路，所述集成電路包括時序信號分配電路，配置為分配一個指示預定的時序的時序信號；同步操作電路，配置為與所分配的時序信號同步操作；邏輯電路，配置為根據(jù)同步操作電路的操作結果執(zhí)行預定的邏輯操作；以及電源部件，配置為如果邏輯電路驅動電壓低于第一電壓，則把一個高于驅動邏輯電路的邏輯電路驅動電壓的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路。這提供了這樣一個操作如果邏輯電路驅動電壓低于第一電壓，則供應一個高于邏輯電路驅動電壓的時序信號分配電路驅動電壓。而且，在這一實施例中，如果邏輯電路驅動電壓比高于第一電壓的第二電壓高，則電源部件可以把一個低于邏輯電路驅動電壓的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路。這提供了這樣一個操作如果邏輯電路驅動電壓比第二電壓高，則供應低于邏輯電路驅動電壓的時序信號分配電路驅動電壓。另外，在這一實施例中，如果邏輯電路驅動電壓低于第一電壓，則電源部件可以保持邏輯電路驅動電壓的電壓值和時序信號分配電路驅動電壓的電壓值之間的差不變。這提供了這樣一個操作如果邏輯電路驅動電壓低于第一電壓，則保持邏輯電路驅動電壓的電壓值和時序信號分配電路驅動電壓的電壓值之間的差不變。而且，在這一實施例中，如果邏輯電路驅動電壓低于第一電壓，則電源部件可以把第一電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路。這提供了這樣一個操作如果邏輯電路驅動電壓低于第一電壓，則把第一電壓作為時序信號分配電路驅動電壓加以供應。本技術的實施例可以提供在集成電路中能夠容易地降低功耗量的良好效果。附圖簡述


圖1為描述第一實施例中集成電路的一個配置實例的結構圖；圖2A和2B描述了第一實施例中時鐘分配器的一個配置實例；圖3為描述第一實施例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖4為描述第一實施例中與時鐘信號的上升同步的同步操作電路的一個操作實例的時序圖；圖5為描述第一實施例的第一修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖6為描述第一實施例的第二修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖7為描述第一實施例的第三修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖8為描述第一實施例的第三修改實例中與時鐘信號的下降同步的同步操作電路的一個操作實例的時序圖；圖9為描述第一實施例的第四修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖10為描述第一實施例的第五修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖11為描述第二實施例中集成電路的一個配置實例的結構圖；圖12為描述第二實施例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖13為描述第二實施例中觸發(fā)器的一個配置實例的電路圖；圖14為描述第二實施例中主時鐘分配電路的一個配置實例的電路圖；圖15為描述第二實施例中子時鐘分配電路的一個配置實例的電路圖；圖16為描述第二實施例中誤差測量部件的一個配置實例的結構圖；圖17為描述第二實施例中誤差檢測電路的一個配置實例的電路圖；圖18為描述第二實施例中時鐘分配電路控制器的一個配置實例的結構圖；圖19為描述第二實施例中時鐘分配電路控制器的一個操作實例的流程圖；圖20為描述第二實施例的第一修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖21為描述第二實施例的第二修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖22為描述第二實施例的第三修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖23為描述第二實施例的第四修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖24為描述第二實施例的第五修改實例中時鐘分配器和同步操作電路的一個配置實例的電路圖；圖25為描述第三實施例中集成電路的一個配置實例的結構圖；圖26為描述第三實施例中時鐘分配電路和同步操作電路的一個配置實例的電路圖；圖27為描述第三實施例中誤差測量部件的一個配置實例的結構圖；圖28描述了第三實施例中時鐘分配電路、同步操作電路、以及組合邏輯電路的一個實現(xiàn)實例；圖29為描述第三實施例中電源部件的一個配置實例的結構圖；圖30為描述第三實施例中時鐘分配電路驅動電壓控制器的一個配置實例的結構圖；圖31描述了第三實施例中時鐘分配電路驅動電壓控制電路的一個操作實例；圖32為描述第三實施例中電壓控制寄存器和可變電阻器的一個配置實例的電路圖；圖33為描述第三實施例中邏輯電路驅動電壓控制器的一個配置實例的結構圖；圖34描述了第三實施例中邏輯電路驅動電壓控制電路的一個操作實例；圖35為描述第三實施例中時鐘分配電路驅動電壓控制器的一個操作實例的流程圖；圖36為描述第三實施例中邏輯電路驅動電壓控制器的一個操作實例的流程圖；圖37描述了第三實施例中時鐘分配電路驅動電壓和邏輯電路驅動電壓的第一設置實例；圖38描述了第三實施例中時鐘分配電路驅動電壓和邏輯電路驅動電壓的第二設置實例；圖39描述了第三實施例中時鐘分配電路驅動電壓和邏輯電路驅動電壓的第三設置實例；圖40為描述第三實施例的第一修改實例中集成電路的一個配置實例的結構圖；圖41為描述第三實施例的第二修改實例中電源部件的一個配置實例的結構圖；圖42為描述第三實施例的第三修改實例中集成電路的一個配置實例的結構圖；圖43為描述第三實施例的第四修改實例中電源部件的一個配置實例的結構圖；圖44為描述第四實施例中集成電路的一個配置實例的結構圖；圖45為描述第四實施例中誤差測量部件、同步操作電路、以及時鐘分配電路的一個配置實例的電路圖；圖46為描述第四實施例中誤差抵消控制器的一個配置實例的結構圖；圖47描述了第四實施例中誤差分析器的一個操作實例；圖48描述了第四實施例中電源部件的一個操作實例；圖49為描述第四實施例中誤差標志ERRl和ERR2均為“0”時誤差檢測電路的一個操作實例的時序圖；圖50為描述第四實施例中僅誤差標志ERR2變?yōu)椤癐”時誤差檢測電路的一個操作實例的時序圖；圖51為描述第四實施例中誤差標志ERRl和ERR2均變?yōu)椤癐”時誤差檢測電路的一個操作實例的時序圖；圖52描述了第四實施例中誤差檢測電路和數(shù)據(jù)修正時序的一個捕獲窗口實例；圖53為描述第四實施例的第一修改實例中集成電路的一個配置實例的結構圖54為描述第四實施例的第一修改實例中誤差抵消控制器的一個配置實例的結構圖；圖55為描述第四實施例的第一修改實例中誤差標志統(tǒng)計部件的一個配置實例的結構圖；圖56描述了第四實施例的第一修改實例中誤差分析器的一個操作實例；圖57描述了第四實施例的第一修改實例中誤差檢測電路和數(shù)據(jù)修正時序的一個捕獲窗口實例；圖58為描述第四實施例的第二修改實例中誤差檢測電路、觸發(fā)器、以及時鐘分配電路的一個配置實例的電路圖；圖59描述了第四實施例的第二修改實例中誤差檢測電路的一個捕獲窗口實例。
具體實施例方式以下，將描述實現(xiàn)本技術的模式(以下，將它們稱為實施例)。描述次序如下。1.第一實施例(減小時鐘時滯的時鐘分配電路的實例)2.第二實施例(用于自適應地降低時鐘信號延遲變化的主/子時鐘分配電路的實例)3.第三實施例(其中按低于邏輯電路驅動電壓的電壓控制時鐘分配電路驅動電壓的電壓控制實例)4.第四實施例(其中確定時序誤差種類以控制驅動電壓的電壓控制實例)<1.第一實施例〉[集成電路的配置實例]圖1為描述第一實施例中集成電路100的一個配置實例的結構圖。這一第一實施例中的集成電路100包括電源部件200、時鐘生成器300、時鐘分配器400、以及同步操作電路 500。電源部件200經由信號線209分別向時鐘生成器300、時鐘分配器400、以及同步操作電路500供應一個電源電壓VDD。例如，時鐘生成器300使用一個鎖相環(huán)路(PLL)生成一個具有一個預定的頻率的時鐘信號CLK。作為用于指示針對同步操作電路500的預定的時序的信號，生成時鐘信號CLK。時鐘生成器300經由信號線309把所生成的時鐘信號CLK輸出于時鐘分配器400。時鐘分配器400向同步操作電路500分配時鐘信號CLK。時鐘分配器400根據(jù)時鐘信號CLK生成最小延遲時鐘信號mCLK。以下，將描述最小延遲時鐘信號mCLK的細節(jié)。時鐘分配器400經由信號線409向同步操作電路500輸出最小延遲時鐘信號mCLK。同步操作電路500為與最小延遲時鐘信號mCLK同步操作的電路。[時鐘分配器的配置實例]圖2A和2B描述了第一實施例中時鐘分配器400的一個配置實例。圖2A描述了向時鐘分配器400中多個分配點中每一分配點布線的一個排列實例。如圖2A中所不范的，時鐘分配器400包括一棵按H-樹設置的時鐘樹。把多個緩沖器插入這一時鐘樹中的路徑中。把來自時鐘生成器300的時鐘信號CLK輸入于時鐘樹的根部分,并且把這一時鐘信號CLK分配于相當于時鐘樹的葉部分的分配點中的每一分配點。把同步操作電路500或者另外的電路連接于每一分配點。圖2B為圖2A中“1-點-鏈”線所包圍的部分的一個放大的圖。如圖2B中所示，把分配點中的分配點Pl和P2連接于一個OR (邏輯和)門電路430的輸入端。把OR門電路430的輸出端連接于同步操作電路500。以下，將描述同步操作電路500的配置細節(jié)。OR門電路430產生輸入值的邏輯和。OR門電路430把來自分配點Pl的時鐘信號和來自分配點P2的時鐘信號的邏輯和輸出于同步操作電路500。從時鐘樹中分叉的各條布線不相對分配點中心互相匯合。因此，從時鐘樹根到分配點Pl的電路和從這一根到分配點P2的電路具有互不相同的配置。例如，布線的長度和這些布線路由經過其的緩沖器的階段的數(shù)目不同。于是，在分配于分配點Pl和P2中每一分配點的時鐘信號CLK的延遲時間中，差(即，時鐘時滯)可能增大。不管分配點Pl和P2之間的歐幾里得距離是否短，如果時鐘樹的拓撲距離長，則在這些分配點時鐘時滯將會變大。而且，如果降低來自電源部件200的電源電壓VDD，則時鐘時滯中的變化可能變大。然而，由于OR門電路430輸出分配于分配點Pl和P2中每一分配點的時鐘信號CLK的邏輯和，所以輸出了這些時鐘信號的上升沿中具有較小的延遲時鐘信號的上升沿。以下，將把從OR門電路430輸出的具有較小延遲的這一時鐘信號稱為“最小延遲時鐘信號mCLK”。圖3為描述第一實施例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。時鐘分配器400包括時鐘分配電路410和420以及OR門電路430。時鐘分配電路410包括具有一個預定的階段數(shù)目的緩沖器411。時鐘分配電路420包括具有一個預定的階段數(shù)目的緩沖器421。時鐘分配電路410把時鐘信號CLK分配于時鐘樹中的任何一個分配點(例如，PDo時鐘分配電路410經由信號線419把任何一個所分配的時鐘信號作為所延遲的時鐘信號CLK_D1輸出于OR門電路430的一個輸入端。時鐘分配電路420把時鐘信號CLK分配于不同于時鐘分配電路410把時鐘信號分配于其的一個分配點的分配點(例如，P2)。時鐘分配電路420經由信號線429把任何一個所分配的時鐘信號作為所延遲的時鐘信號CLK_D2輸出于OR門電路430的一個輸入端。時鐘分配電路410為權利要求中所闡述的第一時序信號分配電路的一個實例。時鐘分配電路420為權利要求中所闡述的第二時序信號分配電路的一個實例。OR門電路430經由信號線409把所延遲的時鐘信號CLK_D1和CLK_D2的邏輯和作為最小延遲時鐘信號mCLK輸出于同步操作電路500。OR門電路430為權利要求中所闡述的最小延遲時鐘信號輸出部件的一個實例。同步操作電路500與最小延遲時鐘信號mCLK同步操作。例如，同步操作電路500包括觸發(fā)器510和520。觸發(fā)器510和520與最小延遲時鐘信號mCLK同步地捕獲和保存數(shù)據(jù)。例如，觸發(fā)器510與最小延遲時鐘信號mCLK的上升沿同步地捕獲和保存輸入信號DO的數(shù)據(jù)，并且把所保存的數(shù)據(jù)作為輸出信號QO輸出于觸發(fā)器520。觸發(fā)器520與最小延遲時鐘信號mCLK的上升沿同步地捕獲和保存輸出信號QO的數(shù)據(jù)，并且把所保存的數(shù)據(jù)作為輸出信號Ql加以輸出。圖4為描述第一實施例中與時鐘信號的上升同步的同步操作電路500的一個操作實例的時序圖。將考慮這樣一種情況其中，在把輸入信號DO的值從“d2”修正為“d3”之前的某一時序，在時鐘信號CLK中生成上升沿。時鐘分配電路410分配時鐘信號CLK，并且在時鐘信號CLK之后，在所延遲的時鐘信號CLK_D1中生成上升沿。另外，時鐘分配電路420分配時鐘信號CLK，并且在所延遲的時鐘信號CLK_D2中生成上升沿。假定所延遲的時鐘信號CLK_D1的延遲大于所延遲的時鐘信號CLK_D2的延遲。OR門電路430把這些延遲的時鐘信號的邏輯和作為最小延遲時鐘信號mCLK加以輸出。如果在所延遲的時鐘信號任何之一中生成了上升沿，則邏輯和的值變?yōu)椤癐”。于是，響應具有最小延遲的所延遲的時鐘信號CLK_D2的上升，在最小延遲時鐘信號mCLK中生成上升沿。觸發(fā)器510與最小延遲時鐘信號mCLK的上升沿同步地捕獲“d2”的值，并且將其作為輸出信號QO輸出于觸發(fā)器520。觸發(fā)器520與最小延遲時鐘信號mCLK的下一個上升沿同步地捕獲“d2”的值。如果在沒有OR門電路430介入的情況下把所延遲的時鐘信號CLK_D1和CLK_D2分別賦予觸發(fā)器510和520，則這些所延遲的時鐘信號的延遲時間差(時鐘時滯)通常會增大。如果這一時鐘時滯增大，則觸發(fā)器510和520之間的數(shù)據(jù)傳送可能會出現(xiàn)麻煩，并且可能發(fā)生故障。具體地講，當降低驅動電壓時，時鐘時滯中的變化增加，從而發(fā)生故障的可能性變高。然而，在集成電路100中，時鐘時滯很小，因為OR門電路430把具有最小延遲的時鐘信號mCLK供應到觸發(fā)器510和520。因此，降低了集成電路100的故障的發(fā)生率。把OR門電路430插入其中的時鐘樹的時鐘時滯變化的測量值(例如，標準偏差)小于未把OR門電路430插入其中的時鐘樹的時鐘時滯變化的測量值。例如，當在具有10個緩沖器階段的一個預定的條件下進行模擬時，得到這樣的結果0R門電路430的插入把標準偏差降低至插入之前的大約0. 7倍。在時鐘樹中，逐漸增加的緩沖器大小或者逐漸減小的緩沖器階段的數(shù)目，減小了時鐘時滯的變化。例如，為了把時鐘時滯的變化降低至0.7倍，緩沖器大小應該翻倍，或者緩沖器階段的數(shù)目應該減半。通過插入OR門電路430，可以在不改變緩沖器大小或者緩沖器階段的數(shù)目的情況下降低時鐘時滯。而且，盡管插入了 OR門電路430，也不會因網線布設產生不同的短路電流，因此，功耗量不會增加。如以上所描述的，根據(jù)第一實施例，時鐘分配電路410向分配點Pl分配時鐘信號CLK,時鐘分配電路420向分配點P2分配時鐘信號CLK。OR門電路430把分配于這些分配點的時鐘信號CLK中具有較小延遲的信號作為最小延遲時序信號mCLK加以輸出。同步操作電路500與最小延遲時序信號mCLK同步地操作。從而，可把時鐘分配電路410和412所分配的各時鐘信號CLK中具有較小延遲的信號作為最小延遲時序信號mCLK輸出于同步操作電路500。這減小了同步操作電路500中的時鐘時滯。而且，即使當來自時鐘分配電路410和412的各時鐘信號CLK不同，也不會因網線布設生成不同的短路電流，因此，抑制了功耗量的增加。盡管OR門電路430根據(jù)兩個所延遲的時鐘信號CLK_D1和CLK_D2生成最小延遲時序信號mCLK，然而也可以根據(jù)3個或者3個以上的所延遲的時鐘信號生成最小延遲時序信號mCLK。盡管同步操作電路500包括兩個觸發(fā)器510和520，然而同步操作電路500的配置并不局限于這一配置。例如，其可以包括I個或者3個或者3個以上的觸發(fā)器。盡管集成電路100具有其中使用OR門電路430生成最小延遲時序信號mCLK的配置，然而也可以通過除了 OR門電路之外的邏輯門電路輸出最小延遲時序信號mCLK。例如，如果同步操作電路500與下降沿同步地操作，則集成電路100可以通過AND門電路而不是OR門電路生成最小延遲時序信號mCLK。盡管時鐘分配器400包括一棵預先按H-樹布線的時鐘樹，然而，例如，其也可以包括一棵使用時鐘樹合成(CTS)生成的時鐘樹，CTS是一種自動合成時鐘樹的技術。[第一修改實例]圖5為描述第一實施例的第一修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。第一修改實例中時鐘分配器400的配置與第一實施例中時鐘分配器400的配置的不同之處在于其包括一個NOR (非邏輯和)門電路431而不是OR門電路430。第一修改實例中同步操作電路500的配置與第一實施例中同步操作電路500的配置的不同之處在于其還包括反轉器530和540。NOR門電路431把所延遲的時鐘信號CLK_D1和CLK_D2的非邏輯和作為最小延遲時鐘信號mCLK輸出于同步操作電路500。反轉器530反轉最小延遲時鐘信號mCLK，并且把所反轉的信號輸出于觸發(fā)器510。540反轉最小延遲時鐘信號mCLK，并且把所反轉的信號輸出于觸發(fā)器520。如以上所描述的，根據(jù)第一修改實例，在其中為觸發(fā)器510和520的時鐘輸入端提供了反轉器的配置中，可以減小時鐘時滯。[第二修改實例]圖6為描述第一實施例的第二修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。第二修改實例中時鐘分配器400的配置與第一實施例中時鐘分配器400的配置的不同之處在于其包括一個NOR (非邏輯和)門電路431而不是OR門電路430。這一第二修改實例中同步操作電路500的配置與第一實施例中同步操作電路500的配置的不同之處在于其還包括反轉器530和540以及網線布設550。NOR門電路431的配置與第一修改實例中NOR門電路431的配置相同。反轉器530和540反轉最小延遲時鐘信號mCLK，并且把所反轉的信號輸出于網線布設550。網線布設550把最小延遲時鐘信號mCLK分配于按網格方式設置的多個區(qū)域。把觸發(fā)器510和520等設置在這些區(qū)域中。如以上所描述的，根據(jù)第二修改實例，在其中通過網線布設550所建立的至觸發(fā)器510和520的時鐘輸入端的連接的配置中，可以減小時鐘時滯。[第三修改實例]圖7為描述第一實施例的第三修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。以上所描述的第一實施例基于同步操作電路500根據(jù)時鐘信號的上升沿進行操作的假設。這一第三修改實例基于同步操作電路500根據(jù)時鐘信號的下降沿進行操作的假設。具體地講，第三修改實例中時鐘分配器400的配置與第一實施例中時鐘分配器400的配置的不同之處在于其包括一個AND (邏輯積)門電路432而不是OR門電路430。這一第三修改實例中同步操作電路500的配置與第一實施例中同步操作電路500的配置的不同之處在于其包括觸發(fā)器560和570而不是觸發(fā)器510和520。AND門電路432把所延遲的時鐘信號CLK_D1和CLK_D2的邏輯積作為最小延遲時鐘信號mCLK輸出于同步操作電路500。觸發(fā)器560和570與最小延遲時鐘信號mCLK的下降沿同步地捕獲和保存數(shù)據(jù)。圖8為描述第一實施例的第三修改實例中與時鐘信號的下降同步的同步操作電路500的一個操作實例的時序圖。將考慮這樣一種情況其中，在把輸入信號DO的值從“d2”修正為“d3”之前的某一時序，在時鐘信號CLK中生成下降沿。時鐘分配電路410分配時鐘信號CLK，并且在時鐘信號CLK之后，在所延遲的時鐘信號CLK_D1中生成下降沿。另夕卜，時鐘分配電路420分配時鐘信號CLK，并且在所延遲的時鐘信號CLK_D2中生成下降沿。假定所延遲的時鐘信號CLK_D1的延遲大于所延遲的時鐘信號CLK_D2的延遲。AND門電路432把這些延遲的時鐘信號的邏輯積作為最小延遲時鐘信號mCLK加以輸出。如果在所延遲的時鐘信號任何之一中生成下降沿，則邏輯積的值變?yōu)椤癘”。于是，響應具有最小延遲的所延遲的時鐘信號CLK_D2的下降，在最小延遲時鐘信號mCLK中生成下降沿。觸發(fā)器560與最小延遲時鐘信號mCLK的下降沿同步地捕獲“d2”的值，并且將其作為輸出信號QO輸出于觸發(fā)器570。觸發(fā)器570與最小延遲時鐘信號mCLK的下一個下降沿同步地捕獲“d2”的值。如以上所描述的，根據(jù)第三修改實例，在其中同步操作電路500與時鐘信號的下降沿同步操作的配置中，可以減小時鐘時滯。[第四修改實例]圖9為描述第一實施例的第四修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。類似于第三修改實例，這一第四修改實例也基于同步操作電路500根據(jù)下降沿進行操作的假設。第四修改實例中時鐘分配器400的配置與第一實施例中時鐘分配器400的配置的不同之處在于其包括一個NAND (非邏輯積)門電路433而不是OR門電路430。第四修改實例中同步操作電路500的配置與第一實施例中同步操作電路500的配置的不同之處在于其包括觸發(fā)器560和570而不是觸發(fā)器510和520，而且還包括反轉器 530 和 540。NAND門電路433把所延遲的時鐘信號CLK_D1和CLK_D2的非邏輯積作為最小延遲時鐘信號mCLK輸出于同步操作電路500。反轉器530反轉最小延遲時鐘信號mCLK，并且把所反轉的信號輸出于觸發(fā)器560。反轉器540反轉最小延遲時鐘信號mCLK，并且把所反轉的信號輸出于觸發(fā)器570。觸發(fā)器560和570與最小延遲時鐘信號mCLK的下降沿同步地捕獲和保存數(shù)據(jù)。如以上所描述的，根據(jù)第四修改實例，在其中為觸發(fā)器560和570的時鐘輸入端提供了反轉器以及同步操作電路500與最小延遲時鐘信號mCLK的下降沿同步操作的配置中，可以減小時鐘時滯。[第五修改實例]圖10為描述第一實施例的第五修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。類似于第三修改實例，這一第五修改實例也基于同步操作電路500根據(jù)下降沿進行操作的假設。第五修改實例中時鐘分配器400的配置與第一實施例中時鐘分配器400的配置的不同之處在于其包括一個NAND門電路433而不是OR門電路430。第五修改實例中同步操作電路500的配置與第一實施例中同步操作電路500的配置的不同之處在于其包括觸發(fā)器560和570而不是觸發(fā)器510和520。而且，第五修改實例中同步操作電路500的配置與第一實施例中同步操作電路500的配置的不同之處在于其還包括反轉器530和540以及網線布設550。NAND門電路433的配置與第四修改實例中NAND門電路433的配置相同。反轉器530和540以及網線布設550的配置與第二修改實例中反轉器530和540以及網線布設550的配置相同。觸發(fā)器560和570的配置與第四修改實例中觸發(fā)器560和570的配置相同。如以上所描述的，根據(jù)第五修改實例，在其中把觸發(fā)器560和570連接于網線布設以及同步操作電路500與最小延遲時鐘信號mCLK的下降沿同步操作的配置中，可以減小時鐘時滯。<2.第二實施例>[集成電路的配置實例]圖11為描述第二實施例中集成電路100的一個配置實例的結構圖。所述第二實施例中的集成電路100包括電源部件200、時鐘生成器300、時鐘分配器400、同步操作電路500、誤差測量部件600以及時鐘分配電路控制器700。電源部件200經由信號線209分別向時鐘生成器300、時鐘分配器400、同步操作電路500、誤差測量部件600以及時鐘分配電路控制器700供應一個電源電壓VDD。例如，時鐘生成器300使用一個PLL生 成一個具有預定的頻率的時鐘信號CLK。作為用于指示針對同步操作電路500的預定的時序的一個信號，生成時鐘信號CLK。時鐘生成器300經由信號線309把所生成的時鐘信號CLK輸出于時鐘分配器400。時鐘分配器400向同步操作電路500分配時鐘信號CLK。時鐘分配器400根據(jù)時鐘信號CLK生成最小延遲時鐘信號mCLK。時鐘分配器400經由信號線409向同步操作電路500輸出最小延遲時鐘信號mCLK。同步操作電路500為一個與最小延遲時鐘信號mCLK同步操作的電路。誤差測量部件600檢測同步操作電路500中所生成的時序誤差，并且測量其檢測頻度。例如，通過對某一測量周期中誤差數(shù)目的統(tǒng)計，測量時序誤差的檢測頻度。誤差測量部件600根據(jù)時鐘分配電路控制器700的控制統(tǒng)計時序誤差數(shù)目，并且經由信號線609把計數(shù)值輸出于時鐘分配電路控制器700。誤差測量部件600為權利要求中所闡述的測量部件的一個實例。時鐘分配電路控制器700根據(jù)時序誤差的檢測頻度控制時鐘分配器400。具體地講，當來自電源部件200的電源電壓VDD等于或者低于一個預定的電壓時，時鐘分配電路控制器700控制誤差測量部件600，令其開始時序誤差數(shù)目的測量。而且，時鐘分配電路控制器700還根據(jù)所檢測的時序誤差的頻度生成使能信號En_M和En_S。以下將描述使能信號En_M和En_S的細節(jié)。時鐘分配電路控制器700經由信號線708和709向時鐘分配器400輸出使能信號En_i/^P En_S。時鐘分配電路控制器700為權利要求中所闡述的時序信號分配電路控制器的一個實例。[時鐘分配器的配置實例]圖12為描述第二實施例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。第二實施例的時鐘分配器400包括主時鐘分配電路440、子時鐘分配電路450、以及OR門電路461和462。第二實施例的同步操作電路500包括觸發(fā)器510和520。主時鐘分配電路440根據(jù)使能信號En_M對時鐘信號CLK進行分支，以生成多個時鐘信號，并且分配這些信號。以下，將把時鐘分配器400中所分支的各時鐘信號稱為“主時鐘信號”。主時鐘分配電路440包括多條路徑，并且把其中的兩條定義為路徑M_A和M_B。另外，把經由路徑M_A所分配的主時鐘信號定義為CLK_M_A，把經由路徑M_B所分配的主時鐘信號定義為CLK_M_B。主時鐘分配電路440為權利要求中所闡述的主時序信號分配電路的一個實例。子時鐘分配電路450根據(jù)使能信號En_S對時鐘信號CLK進行分支，以生成多個時鐘信號，并且分配這些信號。以下，將把子時鐘分配電路450中所分支的各個時鐘信號稱為“子時鐘信號”。子時鐘分配電路450包括多條路徑，并且把其中的兩條定義為路徑S_A和S_B。另外，把經由路徑S_A所分配的子時鐘信號定義為CLK_S_A，把經由路徑S_B所分配的子時鐘信號定義為CLK_S_B。子時鐘分配電路450為權利要求中所闡述的子時序信號分配電路的一個實例。當操作同步操作電路500時，總是由處于接通狀態(tài)的使能信號En_M激活主時鐘分配電路440。在初始狀態(tài)下，由處于關閉狀態(tài)的使能信號En_S去激活子時鐘分配電路450。在同步操作電路500中，當時序誤差的檢測頻度高于一個預定的值時，激活子時鐘分配電路 450。使能信號 En_S 包括 En_S_Root、En_S_A、以及 En_S_B。通過把 En_S_Root 和 En_S_A設置為接通狀態(tài)，激活子時鐘分配電路450中的路徑S_A。通過把En_S_Root和En_S_B設置為接通狀態(tài)，激活子時鐘分配電路450中的路徑S_B。OR門電路461和462生成各輸入值的邏輯和。OR門電路461具有兩個輸入端，把主時鐘信號CLK_M_A和子時鐘信號CLK_S_A輸入于這兩個輸入端。OR門電路461把這些信號的邏輯和作為最小延遲時鐘信號mCLK輸出于同步操作電路500。OR門電路462具有兩個輸入端，把主時鐘信號CLK_M_B和子時鐘信號CLK_S_B輸入于這兩個輸入端。OR門電路462把這些信號的邏輯和作為最小延遲時鐘信號mCLK輸出于同步操作電路500。在這一方式下，OR門電路461和462分別輸出主時鐘信號和子時鐘信號的邏輯和。于是，輸出了這些信號的上升沿中具有較小延遲的信號的上升沿。換句話說，輸出了主時鐘信號和子時鐘信號中先前所分配的信號。OR門電路461和462均為權利要求中所闡述的時序信號生成器的一個實例。在OR門電路461和462中，把主時鐘信號輸入于其的一端為權利要求中所闡述的主輸入端的一個實例。在OR門電路461和462中,把子時鐘信號輸入于其的一端為權利要求中所闡述的子輸入端的一個實例。觸發(fā)器510與最小延遲時鐘信號mCLK-A同步地捕獲和保存數(shù)據(jù)。經由信號線509，把輸入于觸發(fā)器510的輸入信號D_A和來自觸發(fā)器510的鎖存器輸出信號L_A輸出于誤差測量部件600。鎖存器輸出信號L_A為主從觸發(fā)器510中主側鎖存器的一個輸出信號。經由信號線509，也把最小延遲時鐘信號mCLK_A輸出于誤差測量部件600。觸發(fā)器520與最小延遲時鐘信號mCLK_B同步地捕獲和保存數(shù)據(jù)。經由信號線509，把輸入于觸發(fā)器520的輸入信號D_B和來自觸發(fā)器520的鎖存器輸出信號L_B輸出于誤差測量部件600。鎖存器輸出信號L_B為主從觸發(fā)器520中主側鎖存器的一個輸出信號。經由信號線509，也把最小延遲時鐘信號mCLK_B輸出于誤差測量部件600。圖13為描述第二實施例中觸發(fā)器510的一個配置實例的電路圖。觸發(fā)器510為一個主從鎖存器，由主側鎖存器511和從側鎖存器512構成。觸發(fā)器520的配置也與觸發(fā)器510的配置相同。鎖存器511與最小延遲時鐘信號mCLK_A同步地保存輸入信號。鎖存器511具有輸入端D、輸出端Q、以及門極使能端G。把輸入信號D_A輸入于輸入端,把最小延遲時鐘信號mCLK_A輸入于門極使能端G。把輸出端Q連接于鎖存器512的輸入端。當最小延遲時鐘信號mCLK_A處于接通狀態(tài)時，鎖存器511放行輸入信號D_A的輸出。當最小延遲時鐘信號mCLK_A變?yōu)殛P閉狀態(tài)時，鎖存器511在下降沿保持輸入信號D_A，并且將其加以輸出。把鎖存器511的這一輸出作為鎖存器輸出信號L_A輸出于誤差測量部件600和鎖存器512。鎖存器512與通過反轉最小延遲時鐘信號mCLK_A所得到的時鐘信號mCK2_A同步地保存鎖存器輸出信號L_A。鎖存器512的配置與主側鎖存器511的配置相同。把鎖存器512的輸出作為觸發(fā)器510的輸出信號加以輸出。圖14為描述第二實施例中主時鐘分配電路440的一個配置實例的電路圖。主時鐘分配電路440包括PLL 441、443、以及445和緩沖器442、444、以及446。PLL 441、443、以及445生成具有與輸入時鐘信號的頻率相同頻率的時鐘信號。PLL 441、443、以及445具有輸入端CK1、輸出端CK0、以及使能端EN。例如，當輸入處于接通狀態(tài)的使能信號時PLL 441、443、以及445輸出所生成的時鐘信號，當輸入處于關閉狀態(tài)的使能信號時停止輸出。主時鐘分配電路440從時鐘分配電路控制器700接收包括En_M_Root、En_M_A、以及 En_M_B 的使能信號 En_M。En_M_Root、En_M_A、以及 En_M_B 分別為用于控制PLL 441、443、以及445的使能信號。信號線708包括信號線708_1、708_2、以及708-3，并且經由信號線708-1把使能信號En_M_Root輸入于PLL 441。經由信號線708-2把使能信號En_M_A輸入于PLL 443以及經由信號線708-3把使能信號En_M_B輸入于PLL 445。PLL 441為設置在時鐘樹根附近位置的電路，并且把來自時鐘生成器300的時鐘信號CLK輸入于PLL 441的輸入端CKI。經由緩沖器442把PLL 441所輸出的時鐘信號分支為多個時鐘信號。把所分支的時鐘信號中的任何兩個輸入于PLL 443和445的輸入端CKI。經由緩沖器444，把PLL 443所輸出的時鐘信號CLK分支為多個時鐘信號。把所分支的時鐘信號中的任何一個輸出于OR門電路461。把這一信號用作主時鐘信號CLK_M_A。經由緩沖器446，把PLL 445所輸出的時鐘信號CLK分支為多個時鐘信號。把所分支的時鐘信號中的任何一個輸出于OR門電路462。把這一信號用作主時鐘信號CLK_M_B。把從PLL441的輸出結點到主時鐘信號CLK_M_A的輸出結點的路徑定義為路gM_A，把從PLL 441的輸出結點到主時鐘信號CLK_M_B的輸出結點的路徑定義為路gM_B。圖15為描述第二實施例中子時鐘分配電路的一個配置實例的電路圖。子時鐘分配電路450包括PLL 451、453、以及455和緩沖器452、454、以及456。PLL 451、453、以及455的配置與PLL 441的配置相同。子時鐘分配電路450從時鐘分配電路控制器700接收包括En_S_Root、En_S_A、以及En_S_B的使能信號EN_S。En_S_Root、En_S_A、以及En_S_B分別為用于控制PLL 451、453、以及455的使能信號。信號線709包括信號線709-1、709-2、以及709-3，并且經由信號線709-1把使能信號En_S_Root輸入于PLL 451。經由信號線709-2把使能信號En_S_A輸入于PLL 453以及經由信號線709-3把使能信號En_S_B輸入于PLL 455。PLL 451為設置在時鐘樹根附近位置的電路，并且把來自時鐘生成器300的時鐘信號CLK輸入于PLL 451的輸入端CKI。經由緩沖器452把PLL 451所輸出的時鐘信號分支為多個時鐘信號。把所分支的時鐘信號中的任何兩個輸入于PLL 453和455的輸入端CKI。經由緩沖器454，把PLL 453所輸出的時鐘信號CLK分支為多個時鐘信號。把所分支的時鐘信號中的任何一個輸出于OR門電路461。把這一信號用作子時鐘信號CLK_S_A。經由緩沖器456，把PLL 455所輸出的時鐘信號CLK分支為多個時鐘信號。把所分支的時鐘信號中的任何一個輸出于OR門電路462。把這一信號用作子時鐘信號CLK_S_B。把從PLL451的輸出結點到子時鐘信號CLK_S_A的輸出結點的路徑定義為路gS_A，把從PLL 451的輸出結點到子時鐘信號CLK_S_B的輸出結點的路徑定義為路徑S_B。最好經由相同數(shù)目的階段把主時鐘信號和子時鐘信號分配于OR門電路461。BP,最好令路徑M_A和路徑S_A上的緩沖器的階段數(shù)目相等。通過使緩沖器的階段數(shù)目相等，主時鐘信號和子時鐘信號之間的延遲時間差的變化變得較小。因此，最小延遲時序信號mCLK的延遲的變化變得較小。只要主時鐘信號和子時鐘信號的延遲時間相等，路徑M_A和路徑S_A上的緩沖器的階段數(shù)目可以略有差別。這也適用于路徑M_A和路徑S_B。按這一方式在子時鐘分配電路450的根和分支點提供PLL，允許集成電路100有選擇地去激活或者激活多條路徑。具體地講，當處于根部的PLL 451變?yōu)闊o效時，去激活所有路徑。當PLL 451和453變?yōu)橛行r，激活路徑S_A，并且輸出子時鐘信號CLK_S_A。當PLL 451和455變?yōu)橛行r，激活路徑S_B，并且輸出子時鐘信號CLK_S_B。[誤差測量部件的配置實例]圖16為描述第二實施例中誤差測量部600的一個配置實例的結構圖。誤差測量部件600包括誤差檢測電路610和620以及誤差數(shù)目計數(shù)器630和640。誤差檢測電路610檢測觸發(fā)器510中產生的時序誤差。誤差檢測電路610把指示時序誤差檢測結果的誤差檢測信號ERR_A輸出于誤差數(shù)目計數(shù)器630。誤差檢測電路620檢測觸發(fā)器520中產生的時序誤差。誤差檢測電路620把指示時序誤差檢測結果的誤差檢測信號ERR_B輸出于誤差數(shù)目計數(shù)器640。例如，當檢測到時序誤差時，在誤差檢測信號ERR_A和ERR_B中設置值“ I ”，當沒有檢測到時序誤差時，設置值“O”。誤差數(shù)目計數(shù)器630與最小延遲時鐘信號mCLK_A同步地統(tǒng)計有關觸發(fā)器510所檢測的時序誤差的數(shù)目。誤差數(shù)目計數(shù)器630經由信號線609，從時鐘分配電路控制器700接收使能信號En_CNT_A。當使能信號En_CNT_A變?yōu)榻油顟B(tài)時，誤差數(shù)目計數(shù)器630初始化計數(shù)值，并且與最小延遲時鐘信號mCLK_A同步地開始時序誤差的統(tǒng)計。誤差數(shù)目計數(shù)器630經由信號線609把計數(shù)值ERR_CNT_A輸出于時鐘分配電路控制器700，并且當一個預定的測量周期已經逝去時初始化計數(shù)值。誤差數(shù)目計數(shù)器640與最小延遲時鐘信號mCLK_B同步地統(tǒng)計有關觸發(fā)器520所檢測的時序誤差的數(shù)目。誤差數(shù)目計數(shù)器640經由信號線609，從時鐘分配電路控制器700接收使能信號En_CNT_B。當使能信號En_CNT_B變?yōu)榻油顟B(tài)時，誤差數(shù)目計數(shù)器640初始化計數(shù)值，并且與最小延遲時鐘信號mCLK_B同步地開始時序誤差的統(tǒng)計。誤差數(shù)目計數(shù)器640把計數(shù)值ERR_CNT_B輸出于時鐘分配電路控制器700，并且當一個預定的測量周期已經逝去時初始化計數(shù)值。圖17為描述第二實施例中誤差檢測電路610和620的一個配置實例的電路圖。誤差檢測電路610包括反轉器611、延遲部件612、鎖存器614、X0R (異或邏輯和)門電路615、以及鎖存器616。反轉器611反轉最小延遲時鐘信號mCLK_A。反轉器611把所反轉的最小延遲時鐘信號mCLK_A作為使能信號mCK2_A輸出于延遲部件612和鎖存器616。延遲部件612包括具有奇數(shù)階段數(shù)目的反轉器613，并且通過這些反轉器613延遲最小延遲時鐘信號mCLK_A。這樣地決定反轉器613的數(shù)目例如，延遲部件612的延遲時間等于觸發(fā)器510的保存時間。延遲部件612把延遲最小延遲時鐘信號mCLK_A所獲得的信號作為一個使能信號mCLK_EX_A輸出于鎖存器614。不在誤差檢測電路610中，而在時鐘分配器400中提供反轉器611和延遲部件612也是可行的。鎖存器614和616根據(jù)一個使能信號傳輸或者保存數(shù)據(jù)。鎖存器614和616分別具有輸入端D、輸出端Q、以及門極使能端G。把一個使能信號輸入于門極使能端G。當使能信號處于接通狀態(tài)時，鎖存器614和616放行輸入于輸入端D的信號向輸出端Q的輸出。當使能信號處于關閉狀態(tài)時，鎖存器614和616保持和輸出使能信號處于接通狀態(tài)時輸入于輸入端D的信號的值。把來自同步操作電路500的輸入信號D_A輸入于鎖存器614的輸入端D。把鎖存器614的輸出端Q連接于XOR門電路615的輸入端。把使能信號mCLK_EX_A輸入于鎖存器614的門極使能端G。
XOR門電路615把鎖存器614所輸出的信號和來自同步操作電路500的鎖存器輸 出信號L_A的異或邏輯和輸出于鎖存器616。把XOR門電路615的輸出端連接于鎖存器616的輸入端D。把鎖存器616的輸出端Q連接于誤差數(shù)目計數(shù)器630。把使能信號mCK2_A輸入于鎖存器616的門極使能端G。誤差檢測電路620包括反轉器621、延遲部件622、鎖存器624、XOR門電路625、以及鎖存器626。反轉器621反轉最小延遲時鐘信號mCLK_B。反轉器621把最小延遲時鐘信號mCLK_B作為一個使能信號mCK2_B輸出于延遲部件622和鎖存器626。延遲部件622包括具有奇數(shù)階段數(shù)目的反轉器623，并且通過這些反轉器623延遲最小延遲時鐘信號mCLK_B。延遲部件622把延遲最小延遲時鐘信號mCLK_B所獲得的信號作為一個使能信號mCLK_EX_B輸出于鎖存器624。鎖存器624和626的配置與鎖存器614的配置相同。把來自同步操作電路500的輸入信號D_B輸入于鎖存器624的輸入端D。把鎖存器624的輸出端Q連接于XOR門電路625的輸入端。把使能信號mCLK_EX_B輸入于鎖存器624的門極使能端G。XOR門電路625把鎖存器624所輸出的信號和來自同步操作電路500的鎖存器輸出信號L_B的異或邏輯和輸出于鎖存器626。把XOR門電路625的輸出端連接于鎖存器626的輸入端D。把鎖存器626的輸出端Q連接于誤差數(shù)目計數(shù)器640。把使能信號mCK2_B輸入于鎖存器626的門極使能端G。在這一配置中，在最小延遲時鐘信號mCLK_A的下降沿,鎖存器輸出信號L_A具有等于圖13中鎖存器511所保存的輸入信號D_A的值。圖17中的鎖存器614在自最小延遲時鐘信號mCLK_A的下降沿的保存時間所延遲的時序保存輸入信號D0。如果這些信號的值不互相對應，則XOR門電路615輸出時序誤差。因此，如果輸入信號D_A在從最小延遲時鐘信號mCLK_AT降沿到保存時間逝去的期間中改變，則檢測到誤差(S卩，出現(xiàn)保存違章誤差)。將考慮這樣一種情況其中，在從鎖存器511的建立時間開始到最小延遲時鐘信號mCLK_A的下降沿的期間中，輸入信號D_A改變(即，出現(xiàn)建立違章誤差)。在這一情況下，不把改變之后的值保存在鎖存器511中。因此，當出現(xiàn)建立違章誤差時，也檢測到時序誤差。S卩，當在包括建立時間和保存時間(邊界位于最小延遲時鐘信號mCLK_A的下降沿)的期間中輸入信號D_A改變時，在誤差檢測電路610中檢測到時序誤差。另外，在誤差檢測電路620中，當在包括建立時間和保存時間(邊界位于最小延遲時鐘信號mCLK_B的下降沿)的期間中輸入信號D_B改變時，也檢測到時序誤差。當表示針對觸發(fā)器的時序的主時鐘信號的延遲變化較大時，則在這一觸發(fā)器中較容易產生時序誤差。因此，誤差測量部件600能夠通過統(tǒng)計測量周期中誤差的數(shù)目(即，誤差的出現(xiàn)頻度)測量主時鐘信號的延遲變化。[時鐘分配電路控制器的配置實例]圖18為描述第二實施例中時鐘分配電路控制器700的一個配置實例的結構圖。時鐘分配電路控制器700包括主時鐘分配電路控制器710和子時鐘分配電路控制器720。主時鐘分配電路控制器710控制主時鐘分配電路440。當操作同步操作電路500時，主時鐘分配電路控制器710在接通狀態(tài)下生成并且輸出使能信號En_M_Root、En_M_A、以及 En_M_B。子時鐘分配電路控制器720控制子時鐘分配電路450。具體地講，子時鐘分配電路控制器720引用來自電源部件200的電源電壓VDD，當電源電壓VDD高于一個預定的電壓時，子時鐘分配電路控制器720在關閉狀態(tài)下生成并且輸出使能信號En_S_Root、En_S_A、以及En_S_B。另一方面，將考慮這樣一種情況其中，電源電壓VDD等于或者低于預定的電壓。在這一情況下，子時鐘分配電路控制器720把使能信號En_CNT_A和En_CNT_B轉變?yōu)榻油顟B(tài)，同時把使能信號En_S_Root、En_S_A、以及En_S_B保持為關閉狀態(tài)。于是，開始了時序誤差的統(tǒng)計。然后，子時鐘分配電路控制器720從誤差測量部件600接收計數(shù)值ERR_CNT_A和ERR_CNT_B，并且根據(jù)這些計數(shù)值控制子時鐘分配電路450。具體地講，子時鐘分配電路控制器720指示子時鐘分配電路450向連接于其計數(shù)值等于或者大于一個預定的值的路徑的OR門電路(461或者462)分配子時鐘信號。通過把使能信號En_S_Root、En_S_A、以及En_S_B中所需的信號轉變?yōu)榻油顟B(tài)，進行這一指示。具體地講，當計數(shù)值ERR_CNT_A等于或者大于預定的值時，子時鐘分配電路控制器720把使能信號En_S_Roo t和En_S_A轉變?yōu)榻油顟B(tài)。從而，激活路徑S_A，并且把子時鐘信號分配于OR門電路461。當ERR_CNT_B等于或者大于預定的值時，子時鐘分配電路控制器720把使能信號En_S_Root和En_S_B轉變?yōu)榻油顟B(tài)。從而，激活路徑S_B，并且把子時鐘信號分配于OR門電路462。[時鐘分配電路控制器的操作實例]圖19為描述第二實施例中時鐘分配電路控制器700的一個操作實例的流程圖。當操作同步操作電路500時,開始這一操作。時鐘分配電路控制器700把使能信號En_M設置為接通狀態(tài)，以激活主時鐘分配器440，并且把使能信號En_S設置為關閉狀態(tài)，以去激活子時鐘分配電路450(步驟S901)。時鐘分配電路控制器700判斷電源電壓VDD是否等于或者低于一個預定的電壓(步驟S902)。如果電源電壓VDD不等于或者低于預定的電壓(步驟S902 :否)，則時鐘分配電路控制器700返回至步驟S901。如果電源電壓VDD等于或者低于預定的電壓(步驟S902 :是)，則時鐘分配電路控制器700令誤差測量部件600開始分別對路徑M_A和M_B上的時序誤差進行統(tǒng)計(步驟S903)。時鐘分配電路控制器700判斷任何計數(shù)值是否等于或者大于一個預定的值(步驟S904)。如果所有計數(shù)值均小于預定的值(步驟S904 :否)，則時鐘分配電路控制器700返回至步驟S902。如果任何計數(shù)值等于或者大于預定的值(步驟S904 :是)，則時鐘分配電路控制器700使用等于或者大于預定的值的計數(shù)值激活子時鐘分配電路450的路徑(S_A或者S_B)(步驟S905)。在步驟S905之后，時鐘分配電路控制器700結束控制時鐘分配器400的操作。如以上所描述的，根據(jù)第二實施例，主時鐘分配電路440把時鐘信號分支為多個主時序信號，并且分配它們。與此同時，子時鐘分配電路450根據(jù)使能信號把時鐘信號分支為多個子時序信號，并且分配它們。OR門電路461和462把主時序信號和子時序信號中先前所分配的信號分別作為最小延遲時序信號mCLK加以輸出。同步操作電路500與最小延遲時序信號mCLK同步地進行操作。誤差測量部件600測量時序誤差的檢測頻度。與此同時，當時序誤差的檢測頻度等于或者高于一個預定的值時，時鐘分配電路控制器700通過使能信號指示子時鐘分配電路450分配時鐘信號。從而，當時序誤差的檢測頻度等于或者高于預定的值時，子時鐘分配電路450分配子時鐘信號。當分配了時鐘信號時，OR門電路461和462分別輸出先前所分配的信號，因此能夠緩解時鐘時滯的變化。另外，由于僅當時序誤差的檢測頻度高時才激活子時鐘分配電路450，所以與其中增加了緩沖器大小的配置相比，抑制了功耗量的增加。而且，即使當各時鐘信號CLK的值互不相同時，也不會因網線布設產生不同的短路電流，從而與網線布設相比，抑制了功耗量的增加。盡管主時鐘分配電路440和子時鐘分配電路450具有包括兩條路徑的配置，然而路徑的數(shù)目也可以僅為I。作為選擇，也可以提供3條或者3條以上的路徑。另外，盡管集成電路100測量時序誤差的檢測頻度，然而其也可以測量除時序誤差的檢測頻度之外的值，只要這一值表示時鐘信號的延遲變化即可。例如，可以把集成電路100配置為能夠測量自身時鐘信號的延遲變化。而且，盡管同步操作電路500包括一個針對路徑M_A的觸發(fā)器，然而同步操作電路500的電路配置并不局限于這一配置。例如，其可以包括兩個或者兩個以上的針對路徑M_A的觸發(fā)器。這也適用于路gM_B。另外，盡管集成電路100具有其中使用OR門電路461和462生成最小延遲時序信號mCLK的配置，然而也可以使用除OR門電路之外的邏輯門電路生成最小延遲時序信號mCLK。例如，如果同步操作電路500與下降沿同步地進行操作，則集成電路100可以通過AND門電路而不是OR門電路生成最小延遲時序信號mCLK。[第一修改實例]圖20為描述第二實施例的第一修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。這一第一修改實例中時鐘分配器400的配置與第二修改實例中的時鐘分配器400配置的不同之處在于其包括NOR門電路463和464而不是OR門電路461和462。第一修改實例中同步操作電路500的配置與第二實施例中同步操作電路500的配置的不同之處在于其還包括反轉器530和540。NOR門電路463把主時鐘信號CLK_M_A和子時時鐘號CLK_S_A的非邏輯和作為最小延遲時鐘信號mCLK_A輸出于反轉器530。NOR門電路464把主時鐘信號CLK_M_B和子時鐘信號CLK_S_B的非邏輯和作為最小延遲時鐘信號mCLK輸出于反轉器540。反轉器530反轉最小延遲時鐘信號mCLK，并且將所反轉的信號輸出于觸發(fā)器510。反轉器540反轉最小延遲時鐘信號mCLK,并且將所反轉的信號輸出于觸發(fā)器520。如以上所描述的，根據(jù)第一修改實例，在其中為觸發(fā)器510和520的時鐘輸入端提供了反轉器的配置中，可以減少時鐘時滯的變化。[第二修改實例]圖21為描述第二實施例的第二修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。這一第二修改實例中時鐘分配器400的配置與第二修改實例中時鐘分配器400的配置的不同之處在于其包括NOR門電路463和464而不是OR門電路461和462。第二修改實例中同步操作電路500的配置與第二實施例中同步操作電路500的配置的不同之處在于其還包括反轉器530和540以及網線布設550。NOR門電路463和464的配置與第一修改實例中NOR門電路463和464的配置相同。反轉器530和540反轉最小延遲時鐘信號mCLK_A和mCLK_B，并且將所反轉的信號輸出于網線布設550。網線布設550把最小延遲時鐘信號mCLK分配于多個按網格方式設置的區(qū)域。如以上所描述的，根據(jù)第二修改實例，在其中通過網線布設550建立向觸發(fā)器510和520的時鐘輸入端的連接的配置中，可以減少時鐘時滯的變化。[第三修改實例]圖22為描述第二實施例的第三修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。以上所描述的第二實施例基于同步操作電路500在時鐘信號的上升沿操作的假定。這一第三修改實例基于同步操作電路500在下降沿操作的假定。具體地講，第三修改實例中時鐘分配器400的配置與第二修改實例中時鐘分配器400的配置的不同之處在于其包AND (邏輯積)門電路465和466而不是OR門電路461和462。第三修改實例中同步操作電路500的配置與第二實施例中同步操作電路500的配置的不同之處在于其還包括觸發(fā)器560和570而不是觸發(fā)器510和520。 AND門電路465把主時鐘信號CLK_M_A和子時時鐘號CLK_S_A的邏輯積作為最小延遲時鐘信號mCLK_A輸出于觸發(fā)器560。AND門電路466把主時鐘信號CLK_M_B和子時鐘信號CLK_S_B的邏輯積作為最小延遲時鐘信號mCLK_B輸出于觸發(fā)器570。觸發(fā)器560和570與最小延遲時鐘信號mCLK_A和mCLK_B的下降沿同步地捕獲和保存數(shù)據(jù)。如以上所描述的，根據(jù)第三修改實例，在其中同步操作電路500與時鐘信號的下降沿同步操作的配置中，可以減少時鐘時滯的變化。[第四修改實例]圖23為描述第二實施例的第四修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。類似于第三修改實例，這一第四修改實例也基于同步操作電路500在下降沿操作的假定。第四修改實例中時鐘分配器400的配置與第二修改實例中時鐘分配器400的配置的不同之處在于其包括NAND (非邏輯積)門電路467和468而不是OR門電路461和462。第四修改實例中同步操作電路500的配置與第二實施例中同步操作電路500的配置的不同之處在于其包括觸發(fā)器560和570而不是觸發(fā)器510和520，并且還包括反轉器530和540。NAND門電路467把主時鐘信號CLK_M_A和子時時鐘號CLK_S_A的非邏輯積作為最小延遲時鐘信號mCLK_A輸出于反轉器530。NAND門電路468把主時鐘信號CLK_M_B和子時時鐘號CLK_S_B的非邏輯積作為最小延遲時鐘信號mCLK_B輸出于反轉器540。反轉器530反轉最小延遲時鐘信號mCLK_A，并且將所反轉的信號輸出于觸發(fā)器560。反轉器540反轉最小延遲時鐘信號mCLK_B，并且將所反轉的信號輸出于觸發(fā)器570。觸發(fā)器560和570與最小延遲時鐘信號mCLK_A和mCLK_B的下降沿同步地捕獲和保存數(shù)據(jù)。如以上所描述的，根據(jù)第四修改實例，在其中為觸發(fā)器560和570的時鐘輸入端提供了反轉器以及同步操作電路500與時鐘信號的下降沿同步操作的配置中，可以減少時鐘時滯的變化。[第五修改實例]圖24為描述第二實施例的第五修改實例中時鐘分配器400和同步操作電路500的一個配置實例的電路圖。類似于第三修改實例，這一第五修改實例也基于同步操作電路500在時鐘信號的下降沿操作的假定。第五修改實例中時鐘分配器400的配置與第二修改實例中時鐘分配器400的配置的不同之處在于其包括NAND門電路467和468而不是OR門電路461和462。第五修改實例中同步操作電路500的配置與第二實施例中同步操作電路500的配置的不同之處在于其包括觸發(fā)器560和570而不是觸發(fā)器510和520。另外，第五修改實例中同步操作電路500的配置與第二實施例中同步操作電路500的配置的不同之處還在于，其還包括反轉器530和540以及網線布設550。NAND門電路467和468的配置與第二實施例的第四修改實例中的NAND門電路467和468的配置相同。反轉器530和540以及網線布設550的配置與第二實施例的第二修改實例中的反轉器530和540以及網線布設550的配置相同。觸發(fā)器560和570的配置與第二實施例的第四修改實例中的觸發(fā)器560和570的配置相同。如以上所描述的,根據(jù)第五修改實例,在其中把觸發(fā)器560和570的時鐘輸入端連接于網線布設以及同步操作電路500與時鐘信號的下降沿同步操作的配置中，可以減少時鐘時滯的變化。<3.第三實施例>[集成電路的配置實例]圖25為描述第三實施例中集成電路100的一個配置實例的結構圖。這一第三實施例中的集成電路100包括電源部件200、時鐘生成器300、時鐘分配電路410、同步操作電路500、組合邏輯電路580、以及誤差測量部件600。電源部件200向時鐘分配電路410、同步操作電路500、以及組合邏輯電路580供應電力。具體地講，電源部件200降低電源電壓VDD，并且經由信號線207把所降低的電壓作為時鐘分配電路驅動電壓vCK供應到時鐘分配電路410。而且，電源部件200還經由信號線208把一個低于時鐘分配電路驅動電壓vCK的電壓作為邏輯電路驅動電壓vDP供應到組合邏輯電路580和同步操作電路500。例如，時鐘生成器300使用PLL生成一個具有一個預定的頻率的時鐘信號CLK。作為一個用于指示針對同步操作電路500和誤差測量部件600的預定的時序的信號，生成時鐘信號CLK。時鐘生成器300經由信號線309把所生成的時鐘信號CLK輸出于時鐘分配電路 410。時鐘分配電路410向包括同步操作電路500的集成電路100中的每一電路分配時鐘信號CLK。時鐘分配電路410經由信號線409向同步操作電路500分配時鐘信號CLK，并且經由信號線408將其分配于誤差測量部件600。分配于誤差測量部件600的時鐘信號CLK用于指示誤差數(shù)目統(tǒng)計的時序。時鐘分配電路410為權利要求中所闡述的時序信號分配電路的一個實例。同步操作電路500為與時鐘信號CLK同步操作的電路。組合邏輯電路580根據(jù)同步操作電路500的操作結果執(zhí)行預定的邏輯操作。組合邏輯電路580為權利要求中所闡述的邏輯電路的一個實例。誤差測量部件600檢測同步操作電路500中所生成的時序誤差，并且測量其檢測頻度。例如，通過對某一測量周期中誤差數(shù)目的統(tǒng)計，測量時序誤差的檢測頻度。誤差測量部件600經由信號線609把時序誤差的計數(shù)值ERR_CNT輸出于電源部件200。圖26為描述第三實施例中時鐘分配電路410和同步操作電路500的一個配置實例的電路圖。時鐘分配電路410包括具有一個預定的階段數(shù)目的緩沖器411，并且經由這些緩沖器411把時鐘信號CLK分配于同步操作電路500。同步操作電路500包括觸發(fā)器510和520。觸發(fā)器510和520與所分配的時鐘信號CLK同步地捕獲和保存數(shù)據(jù)。經由信號線509,把一個輸入信號DO輸入于觸發(fā)器510,把來自觸發(fā)器510的鎖存器輸出信號LO輸出于誤差測量部件600。同步操作電路500輸出組合邏輯電路580中所需的數(shù)據(jù)，或者接收組合邏輯電路580中所生成的數(shù)據(jù)。例如，觸發(fā)器510把所保存的信號作為輸出信號QO輸出于組合邏輯電路580。觸發(fā)器520從組合邏輯電路580接收輸入信號D1，并且加以保存，然后把所保存的信號作為輸出信號Ql輸出于組合邏輯電路580。圖27為描述第三實施例中誤差測量部件600的一個配置實例的結構圖。誤差測量部件600包括誤差檢測電路610和誤差數(shù)目計數(shù)器631。誤差檢測電路610的配置與第二實施例中誤差檢測電路610的配置相同。誤差數(shù)目計數(shù)器631與時鐘信號CLK同步地統(tǒng)計在某一預定的測量周期中所檢測的誤差的數(shù)目。誤差數(shù)目計數(shù)器631把計數(shù)值ERR_CNT輸出于電源部件200。圖28描述了第三實施例中時鐘分配電路410、同步操作電路500、以及組合邏輯電路580的一個實現(xiàn)實例。圖中的虛線表示用于分配時鐘信號CLK的布線。在集成電路100中布設了包括信號線207和208的多條信號線，并且把電路連接于這些信號線。這樣地設置電路向時鐘分配電路410、同步操作電路500、以及組合邏輯電路580供應互不相同的電壓。具體地講，把時鐘分配電路410連接于信號線207。并且這樣地設置電路不把組合邏輯電路580中的觸發(fā)器510和520以及邏輯門電路581連接于信號線207。把觸發(fā)器510和520以及邏輯門電路581連接于信號線208。而且還這樣地設置電路不把時鐘分配電路410連接于信號線208。通過按這一方式設置電路，可經由信號線207向時鐘分配電路410供應時鐘分配電路驅動電壓vCK，以及經由信號線208向同步操作電路500和組合邏輯電路580供應邏輯電路驅動電壓vDP。[電源部件的配置實例]圖29為描述第三實施例中電源部件200的一個配置實例的結構圖。電源部件200包括時鐘分配電路驅動電壓控制器210和邏輯電路驅動電壓控制器220。時鐘分配電路驅動電壓控制器210降低電源電壓VDD，并且把所降低的電壓作為時鐘分配電路驅動電壓vCK供應到時鐘分配電路410。邏輯電路驅動電壓控制器220降低時鐘分配電路驅動電壓vCK，并且把所降低的電壓作為邏輯電路驅動電壓vDP供應到同步操作電路500和組合邏輯電路580。時鐘分配電路驅動電壓控制器210為權利要求中所闡述的時序信號分配電路驅動電壓控制器的一個實例。圖30為描述第三實施例中時鐘分配電路驅動電壓控制器210的一個配置實例的結構圖。時鐘分配電路驅動電壓控制器210包括時鐘分配電路驅動電壓控制電路211、電壓控制寄存器212、以及可變電阻器214。把可變電阻器214的一端連接于提供電源電壓VDD的電源，并且把另一端連接于信號線207。時鐘分配電路驅動電壓控制電路211通過修正電壓控制寄存器212的值降低電源電壓VDD，并且把所降低的電壓作為時鐘分配電路驅動電壓vCK加以供應。當誤差的計數(shù)值ERR_CNT小于一個閾值Th時，時鐘分配電路驅動電壓控制電路211把時鐘分配電路驅動電壓vCK降低至一個設置值Vsc。當誤差的計數(shù)值ERR_CNT等于或者大于閾值Th時，時鐘分配電路驅動電壓控制電路211把時鐘分配電路驅動電壓vCK升至一個設置值Vec。把Vec設置為一個高于Vsc的值。電壓控制寄存器212保存一個用于控制可變電阻器214的電阻率的值。可變電阻器214為一個其電阻值隨保存在電壓控制寄存器212中的值的變化而變化的電阻器。所供應的時鐘分配電路驅動電壓vCK因可變電阻器214的電阻值的變化而改變。圖31描述了第三實施例中時鐘分配電路驅動電壓控制電路211的一個操作實例。當誤差的計數(shù)值ERR_CNT小于閾值Th時，時鐘分配電路驅動電壓控制電路211引用電壓控制寄存器212的值，并且采集時鐘分配電路驅動電壓vCK的當前值。然后，時鐘分配電路驅動電壓控制電路211判斷時鐘分配電路驅動電壓vCK是否高于設置值Vsc。如果時鐘分配電路驅動電壓vCK高于設置值Vsc，則時鐘分配電路驅動電壓控制電路211把時鐘分配電路驅動電壓vCK降低至設置值Vsc。當誤差的計數(shù)值ERR_CNT等于或者大于閾值Th時，時鐘分配電路驅動電壓控制電路211把時鐘分配電路驅動電壓vCK急升至設置值Vec。圖32為描述第三實施例中電壓控制寄存器212和可變電阻器214的一個配置實例的電路圖。電壓控制寄存器212包括n(n為一個等于或者大于I的整數(shù))個觸發(fā)器213。可變電阻器214包括n個并行連接的pMOS晶體管215。觸發(fā)器213保存I個比特的數(shù)據(jù)。例如，每一個觸發(fā)器213所保存的數(shù)據(jù)的初始值為“0”，時鐘分配電路驅動電壓控制電路211修正數(shù)據(jù)的這一值。按一對一的對應關系，把觸發(fā)器213的輸出端連接于pMOS晶體管215的門極端。pMOS晶體管215允許電流依據(jù)輸入于門極端的信號的值在源極和漏極之間流動。PMOS晶體管215具有門極端、源極端、以及漏極端。把門極端連接于觸發(fā)器213的輸出端。把源極端連接于提供電源電壓VDD的電源、以及把漏極端連接于信號線207。當輸入于門極端的觸發(fā)器213的所保存的值為“0”時，pMOS晶體管215處于接通狀態(tài)，而且允許電流在源極端和漏極端之間流動，當所保存的值為“I”時，PMOS晶體管215處于關閉狀態(tài)。此處，把一個接通狀態(tài)下的PMOS晶體管的門極端和漏極端之間的電阻定義為R0。如果把接通狀態(tài)下pMOS晶體管215的數(shù)目定義為m (m為一個等于或者大于I的整數(shù))，則把可變電阻器214的組合的電阻R表示為R0/m。即，當電壓控制寄存器212中值“0”的數(shù)目較大時，接通狀態(tài)下的PMOS晶體管215的數(shù)目較大，而且組合的電阻R較低。于是，時鐘分配電路驅動電壓vCK較高?？勺冸娮杵?14并不局限于其中并行連接pMOS晶體管215的配置，實際上只要其具有能夠控制電阻值的配置即可。
圖33為描述第三實施例中邏輯電路驅動電壓控制器220的一個配置實例的結構圖。邏輯電路驅動電壓控制器220包括邏輯電路驅動電壓控制電路221、電壓控制寄存器222、以及可變電阻器224。把可變電阻器224的一端連接于信號線207，把另一端連接于信號線208。邏輯電路驅動電壓控制電路221通過修正電壓控制寄存器222的值降低時鐘分配電路驅動電壓vCK，并且把所降低的電壓作為邏輯電路驅動電壓vDP加以供應。當誤差的計數(shù)值ERR_CNT小于閾值Th時，邏輯電路驅動電壓控制電路221把邏輯電路驅動電壓vDP降低至一個設置值Vsd。當誤差的計數(shù)值ERR_CNT等于或者大于閾值Th時，邏輯電路驅動電壓控制電路221把邏輯電路驅動電壓vDP升至一個設置值Ved。把Ved設置為一個高于Vsd的值。圖34描述了第三實施例中邏輯電路驅動電壓控制電路221的一個操作實例。當誤差的計數(shù)值ERR_CNT小于閾值Th時，邏輯電路驅動電壓控制電路221引用電壓控制寄存器222的值，并且采集邏輯電路驅動電壓vDP的當前值。然后，邏輯電路驅動電壓控制電路221判斷這一邏輯電路驅動電壓vDP是否高于設置值Vsd。如果邏輯電路驅動電壓vDP高于設置值Vsd，則邏輯電路驅動電壓控制電路221把邏輯電路驅動電壓vDP降低至設置值Vsd。當誤差的計數(shù)值ERR_CNT等于或者大于閾值Th時，邏輯電路驅動電壓控制電路221把邏輯電路驅動電壓vDP急升至設置值Ved。[電源部件的操作實例]圖35為描述第三實施例中時鐘分配電路驅動電壓控制電路211的一個操作實例的流程圖。時鐘分配電路驅動電壓控制電路211判斷誤差的計數(shù)值ERR_CNT是否等于或者大于閾值Th (步驟S911)。如果計數(shù)值ERR_CNT等于或者大于閾值Th (步驟S911:是)，則時鐘分配電路驅動電壓控制電路211把時鐘分配電路驅動電壓vCK急升至設置值Vec (步驟S912)。在步驟S912之后，時鐘分配電路驅動電壓控制電路211返回至步驟S911。如果計數(shù)值ERR_CNT小于閾值Th (步驟S911 :否)，則時鐘分配電路驅動電壓控制電路211判斷時鐘分配電路驅動電壓vCK是否高于設置值Vse (步驟S913)。如果時鐘分配電路驅動電壓vCK高于設置值Vse (步驟S913 :是)，則時鐘分配電路驅動電壓控制電路211把時鐘分配電路驅動電壓vCK降低至設置值Vsc (步驟S914)。如果時鐘分配電路驅動電壓vCK等于或者低于設置值Vsc (步驟S913 :否)或者在步驟S914之后，時鐘分配電路驅動電壓控制電路211返回至步驟S911。圖36為描述第三實施例中邏輯電路驅動電壓控制電路221的一個操作實例的流程圖。邏輯電路驅動電壓控制電路221判斷誤差的計數(shù)值ERR_CNT是否等于或者大于閾值Th (步驟S921)。如果計數(shù)值ERR_CNT等于或者大于閾值Th (步驟S921 :是)，則邏輯電路驅動電壓控制電路221把邏輯電路驅動電壓vDP急升至設置值Ved (步驟S922)。在步驟S922之后，邏輯電路驅動電壓控制電路221返回至步驟S921。如果計數(shù)值ERR_CNT小于閾值Th (步驟S921 :否)，則邏輯電路驅動電壓控制電路221判斷邏輯電路驅動電壓vDP是否高于設置值Vsd(步驟S923)。如果邏輯電路驅動電壓vDP高于設置值Vsd (步驟S923 :是)，則邏輯電路驅動電壓控制電路221把邏輯電路驅動電壓vDP降低至設置值Vsd (步驟S924)。如果邏輯電路驅動電壓vDP等于或者低于設置值Vsd (步驟S923 :否)或者在步驟S924之后，邏輯電路驅動電壓控制電路221返回至步驟S921。
圖37描述了第三實施例中時鐘分配電路驅動電壓vCK和邏輯電路驅動電壓vDP的第一設置實例。圖的縱坐標表示時鐘分配電路驅動電壓vCK的設置值，橫坐標表示邏輯電路驅動電壓vDP的設置值。在這一第一設置實例中，當邏輯電路驅動電壓vDP低于Vc(例如，0. 7V)時，把一個高于邏輯電路驅動電壓vDP的電壓設置為時鐘分配電路驅動電壓vCK。在低于這一 Vc的電壓vDP的引線中，這樣地設置電壓邏輯電路驅動電壓vDP和時鐘分配電路驅動電壓vCK之間電壓值的差為常數(shù)。在邏輯電路驅動電壓vDP等于或者高于Vc的引線中，把時鐘分配電路驅動電壓vCK和邏輯電路驅動電壓vDP的電壓值設置為相等?？梢栽陔娫床考?00中設置除圖37中所示范性描述的設置值之外的其它電壓。例如，圖38描述了時鐘分配電路驅動電壓vCK和邏輯電路驅動電壓vDP的第二設置實例。與第一設置實例相類似，在這一第二設置實例中，當邏輯電路驅動電壓vDP低于Vcl(例如，0. 7V)時，把一個高于邏輯電路驅動電壓vDP的電壓設置為時鐘分配電路驅動電壓vCK。在其中邏輯電路驅動電壓vDP從Vcl (含Vcl)到Vc2 OVcl)(含Vc2)的引線中，把時鐘分配電路驅動電壓vCK和邏輯電路驅動電壓vDP的電壓值設置為相等。在其中邏輯電路驅動電·壓vDP高于Vc2的引線中，把一個低于邏輯電路驅動電壓vDP的電壓設置為時鐘分配電路驅動電壓vCK。根據(jù)這一第二設置實例，當電壓足夠高時，也能夠降低功耗量。例如，圖39描述了時鐘分配電路驅動電壓vCK和邏輯電路驅動電壓vDP的第三設置實例。在這一第三設置實例中，在其中邏輯電路驅動電壓vDP低于Vc的引線中，把一個常數(shù)電壓值(例如，Vc)設置為時鐘分配電路驅動電壓vCK。根據(jù)這一第三設置實例，集成電路100可以降低功耗量，同時進行這樣的控制能夠防止時鐘分配電路驅動電壓vCK變得低于最小操作電壓。如以上所描述的，根據(jù)第三實施例，在低電壓區(qū)域中，電源部件200把低于時鐘分配電路驅動電壓vCK的邏輯電路驅動電壓vDP供應到組合邏輯電路580。與其中把相同值的電壓供應到時鐘分配電路410和組合邏輯電路580的配置相比，這有助于功耗量的降低。如以上所描述的，時鐘分配電路410中的時滯隨電壓的降低呈指數(shù)形式增力卩。然而，與時鐘分配電路410相比，組合邏輯電路580中時滯的影響較小。因此，可以把組合邏輯電路580的最小操作電壓設置為低于時鐘分配電路410的最小操作電壓。因此，通過把邏輯電路驅動電壓vDP設置為低于時鐘分配電路驅動電壓vCK，能夠容易地降低整個集成電路100的功耗量。第三實施例的集成電路100可以包括第一實施例的時鐘分配器400而不是時鐘分配電路410，并且把最小延遲時鐘信號mCLK分配于同步操作電路500。這進一步減小了時鐘時滯。相類似，第三實施例的集成電路100可以包括第二實施例的時鐘分配電路控制器700和時鐘分配器400而不是時鐘分配電路410，并且把最小延遲時鐘信號mCLK分配于同步操作電路500。[第一修改實例]圖40為描述第三實施例的第一修改實例中集成電路100的一個配置實例的結構圖。在以上所描述的第三實施例中，電源部件200向同步操作電路500供應邏輯電路驅動電壓vDP。然而，也可以向同步操作電路500供應另外的電壓。例如，電源部件200可以向同步操作電路500供應時鐘分配電路驅動電壓vCK。第一修改實例中的電源部件200與第三實施例中的電源部件200的不同之處在于其經由信號線207向同步操作電路500供應時鐘分配電路驅動電壓vCK。根據(jù)第一修改實例，在其中把時鐘分配電路驅動電壓vCK供應到同步操作電路500的配置中，可以降低功耗量。[第二修改實例]圖41為描述第三實施例的第二修改實例中電源部件200的一個配置實例的結構圖。在以上所描述的第三實施例中，把時鐘分配電路驅動電壓控制器210和邏輯電路驅動電壓控制器220串行地連接于電源。然而，也可以將它們并行地加以連接。第二修改實例中的電源部件200與第三實施例中的電源部件200的不同之處在于把時鐘分配電路驅動電壓控制器210和邏輯電路驅動電壓控制器220并行地連接于電源。在第二修改實例中，把邏輯電路驅動電壓vDP的設置值Vsd設置為小于時鐘分配電路驅動電壓vCK的設置值Vsc的一個值。根據(jù)第二修改實例，在其中把時鐘分配電路驅動電壓控制器210和邏輯電路驅動電壓控制器220并行地連接的配置中，可以降低功耗量。[第三修改實例]圖42為描述第三實施例的第三修改實例中集成電路100的一個配置實例的結構圖。電源部件200可以把既不同于時鐘分配電路驅動電壓vCK也不同于邏輯電路驅動電壓vDP的一個電壓供應到同步操作電路500。第三修改實例中的電源部件200與第三實施例中的電源部件200的不同之處在于其經由信號線206把一個同步操作電路驅動電壓vFF供應到同步操作電路500。根據(jù)第三修改實例，在其中把既不同于vDP也不同于vCK的同步操作電路驅動電壓vFF供應到同步操作電路500的配置中，可以降低功耗量。[第四修改實例]圖43為描述第三實施例的第四修改實例中電源部件200的一個配置實例的結構圖。這一第四修改實例中的電源部件200與第三實施例中的電源部件200的不同之處在于僅時鐘分配電路驅動電壓控制器210執(zhí)行電壓急升。在第四修改實例中，把誤差的計數(shù)值ERR_CNT僅輸入于時鐘分配電路驅動電壓控制器210。如果計數(shù)值ERR_CNT等于或者大于閾值Th，則時鐘分配電路驅動電壓控制器210執(zhí)行電壓急升，而邏輯電路驅動電壓控制器220不執(zhí)行電壓急升。根據(jù)第四修改實例，降低了電壓急升的功耗量，因為不急升邏輯電路驅動電壓vDP。<4.第四實施例>[集成電路的配置實例]圖44為描述第四實施例中集成電路100的一個配置實例的結構圖。這一第四實施例中的集成電路100包括電源部件200、時鐘生成器300、時鐘分配電路410、同步操作電路500、組合邏輯電路580、誤差測量部件600、以及誤差抵消控制器800。電源部件200向時鐘分配電路410、同步操作電路500、以及組合邏輯電路580供應電力。具體地講，電源部件200經由信號線207把具有一個預定的電壓值的時鐘分配電路驅動電壓vCK供應到時鐘分配電路410。而且，電源部件200還經由信號線208把具有一個預定的電壓值的邏輯電路驅動電壓vDP供應到同步操作電路500和組合邏輯電路580。
電源部件200依據(jù)誤差抵消控制器800的分析結果控制時鐘分配電路驅動電壓vCK和邏輯電路驅動電壓vDP。例如，所述分析結果包括建立違章誤差、保存違章誤差、以及保存違章誤差的警告。當產生保存違章誤差時，電源部件200急升時鐘分配電路驅動電壓vCK,當產生建立違章誤差時，電源部件200急升時鐘分配電路驅動電壓vCK和邏輯電路驅動電壓vDP。而且，在產生保存違章誤差之前，當?shù)玫奖４孢`章誤差的警告時，電源部件200把時鐘分配電路驅動電壓vCK升至低于電壓急升的電壓值。例如，時鐘生成器300使用PLL生成一個具有一個預定的頻率的時鐘信號CLK。把時鐘信號CLK作為一個用于指示針對同步操作電路500和誤差測量部件600的預定的時序的信號加以生成。時鐘生成器300經由信號線309把所生成的時鐘信號CLK輸出于時鐘分配電路410。時鐘分配電路410把時鐘信號CLK分配于包括同步操作電路500的集成電路100中的每一個電路。時鐘分配電路410經由信號線409把時鐘信號CLK分配于同步操作電路500，并且經由信號線408將其分配于誤差測量部件600。分配于誤差測量部件600的時鐘信號CLK用于指示誤差數(shù)目的統(tǒng)計時序。時鐘分配電路410為權利要求中所闡述的時序信號分配電路的一個實例。同步操作電路500為一個與時鐘信號CLK同步操作的電路。組合邏輯電路580根據(jù)同步操作電路500的操作結果執(zhí)行預定的邏輯操作。誤差測量部件600根據(jù)同步操作電路500中所產生的時序誤差生成誤差標志ERRl和ERR2。以下，將描述誤差標志ERRl和ERR2之間的差別以及誤差標志ERRl和ERR2的生成方法的細節(jié)。誤差測量部件600經由信號線609向誤差抵消控制器800輸出誤差標志ERRl 和 ERR2。誤差抵消控制器800根據(jù)誤差標志ERRl和ERR2的歷史分析時序誤差。例如，誤差抵消控制器800分析時序誤差的種類。時序誤差的種類包括建立違章誤差、保存違章誤差、以及保存違章誤差的警告。以下將描述時序誤差的分析方法。誤差抵消控制器800經由信號線809把分析結果輸出于電源部件200，并且令電源部件200對誤差進行抵消。圖45為描述第四實施例中誤差測量部件600、同步操作電路500、以及時鐘分配電路410的一個配置實例的電路圖。誤差測量部件600包括誤差檢測電路650，同步操作電路500包括觸發(fā)器510。時鐘分配電路410包括反轉器471和474以及延遲部件475和477。反轉器471和474反轉輸入時鐘信號，并且輸出所反轉的信號。反轉器471反轉來自時鐘生成器300的時鐘信號CLK，并且經由信號線409把所反轉的信號作為所反轉的時鐘信號CKB輸出于同步操作電路500。反轉器474進一步反轉所反轉的時鐘信號CKB，并且經由信號線409把所反轉的信號作為時鐘信號CK2輸出于同步操作電路500。另外，反轉器474還經由信號線408把時鐘信號CK2輸出于誤差檢測電路650。延遲部件475和477延遲時鐘信號。延遲部件475包括奇數(shù)目個反轉器476。延遲部件475通過這些反轉器476把時鐘信號CK2延遲一段預定的時間，并且經由信號線408把所得到的信號作為延遲的時鐘信號CKB_EX1輸出于誤差檢測電路650。例如，將這樣地決定反轉器476的數(shù)目延遲部件475的延遲時間等于觸發(fā)器510的保存時間。延遲部件477包括偶數(shù)目個反轉器478。延遲部件477通過這些反轉器478進一步延遲延遲的時鐘信號CKB_EX1，并且經由信號線408把所得到的信號作為延遲的時鐘信號CKB_EX2輸出于誤差檢測電路650。觸發(fā)器510與所反轉的時鐘信號CKB同步地保存I個比特的數(shù)據(jù)。觸發(fā)器510包括鎖存器511和512。鎖存器511具有一個輸入端D、一個輸出端Q以及一個門極使能端G。把一個輸入信號DO輸入于輸入端,把所反轉的時鐘信號CKB輸入于門極使能端G。把輸出端Q連接于鎖存器512的輸入端。當所反轉的時鐘信號CKB處于接通狀態(tài)時，鎖存器511把輸入信號DO作為鎖存器輸出信號LO放行輸出于誤差檢測電路650和鎖存器512。當所反轉的時鐘信號CKB變?yōu)殛P閉狀態(tài)時，鎖存器511在下降沿保存輸入信號D0，并且將所保存的信號作為鎖存器輸出信號LO輸出于誤差檢測部件650和鎖存器512。鎖存器512、651、653、654、以及656的配置與鎖存器511的配置相同。鎖存器512保存鎖存器輸出信號L0，并且當時鐘信號CK2變?yōu)殛P閉狀態(tài)時將其作為輸出信號QO加以輸出。鎖存器651保存輸入信號D0，并且當延遲的時鐘信號CKB_EX1變?yōu)殛P閉狀態(tài)時將其作為鎖存器輸出信號LI輸出于XOR門電路652的輸入端。鎖存器653保存來自XOR門電路652的誤差信號E1，并且當時鐘信號CK2變?yōu)殛P閉狀態(tài)時將其作為誤差標志ERRl輸出于誤差抵消控制器800。鎖存器654保存輸入信號D0，并且當延遲的時鐘信號CKB_EX2變?yōu)殛P閉狀態(tài)時將其作為鎖存器輸出信號L2輸出于XOR門電路655的輸入端。鎖存器656保存來自XOR門電路655的E2，并且當時鐘信號CK2變?yōu)殛P閉狀態(tài)時將其作為誤差標志ERR2輸出于誤差抵消控制器800。XOR門電路652和655生成輸入信號的異或邏輯和。XOR門電路652把來自鎖存器651和511的鎖存器輸出信號LI和LO的異或邏輯和作為誤差信號El輸出于鎖存器653。XOR門電路655把來自鎖存器654和511鎖存器輸出信號L2和LO的異或邏輯和作為誤差信號E2輸出于鎖存器656。鎖存器511為權利要求中所闡述的主鎖存器的一個實例。鎖存器651和XOR門電路652為權利要求中所闡述的第一誤差檢測器的一個實例。鎖存器654和XOR門電路655為權利要求中所闡述的第二誤差檢測器的一個實例。鎖存器651為權利要求中所闡述的第一鎖存器的一個實例。XOR門電路652為權利要求中所闡述的第一邏輯門電路的一個實例。鎖存器654為權利要求中所闡述的第二鎖存器的一個實例。XOR門電路655為權利要求中所闡述的第二邏輯門電路的一個實例。在圖45中的示范性配置中，類似于第二實施例，在從監(jiān)視開始時序到建立時間的逝去這一期間中，當輸入信號DO改變時,輸出誤差信號El。接下來，鎖存器511在所反轉的時鐘信號CKB的下降沿保存輸入信號D0。與此同時，鎖存器654在延遲的時鐘信號CKB_EX2的下降沿保存輸入信號D0，其中，延遲的時鐘信號CKB_EX2是由進一步延遲時鐘信號CKB_EX1獲得的。XOR門電路655檢測時序誤差，除非這些信號不相互關聯(lián)。以下，將把從延遲的時鐘信號CKB_EX1的下降沿到延遲的時鐘信號CKB_EX2的下降沿這一期間稱為“誤差警告期間”。如以上所描述的，XOR門電路655輸出所反轉的時鐘信號CKB下降沿的輸入信號DO和延遲的時鐘信號CKB_EX2下降沿的輸入信號DO的值之間的比較結果(即，誤差警告期間的結束點)。因此，在從所反轉的時鐘信號CKB的下降沿到保存時間和誤差警告期間逝去這一期間中，當輸入信號DO的值改變時，從XOR門電路655輸出誤差信號E2。而且，在從監(jiān)視開始時序到所反轉的時鐘信號CKB的下降沿這一期間中，同樣當輸入信號DO的值改變時，不把改變之后的值保存在鎖存器511中，并且誤差信號E2。即，在從監(jiān)視開始時序到建立時間、保存時間、以及誤差警告期間逝去這一期間中，當輸入信號DO的值改變時，輸出誤差信號E2。如果在所反轉的時鐘信號CKB下降之后所反轉的時鐘信號CKB上升，而且輸出誤差信號El和E2，則取消鎖存器511的保存，輸入信號DO和鎖存器輸出信號LO變?yōu)橄嗤闹?。然而，在接下來的階段，鎖存器653和655保存所反轉的時鐘信號CKB的上升之前誤差信號El和E2的值。于是，甚至是在所反轉的時鐘信號CKB上升之后，也能保持下降之前的誤差信號El和E2。圖46為描述第四實施例中誤差抵消控制器800的一個配置實例的結構圖。誤差抵消控制器800包括誤差分析器810和誤差標志先前值保存器820。誤差分析器810根據(jù)誤差標志ERRl和ERR2的先前值和當前值分析時序誤差。具體地講，如果在先前時間僅檢測到誤差標志ERR2以及在當前時間既檢測到誤差標志ERRl也檢測到ERR2，則誤差分析器810斷定時序誤差為保存違章誤差。然后，誤差分析器810在接通狀態(tài)下向電源部件200輸出一個保存違章誤差標志ERRJTOLD，并且修正誤差標志先前值保存器820的所保存的值。如果在先前時間既沒有檢測到誤差標志ERR1，也沒有檢測到ERR2以及在當前時間既檢測到誤差標志ERRl也檢測到ERR2，則誤差分析器810斷定時序誤差為建立違章誤差。然后，誤差分析器810在接通狀態(tài)下向電源部件200輸出一個建立違章誤差標志ERR_SET,并且修正誤差標志先前值保存器820的所保存的值。如果在先前時間既沒有檢測到誤差標志ERR1，也沒有檢測到ERR2以及在當前時間僅檢測到誤差標志ERR2，則誤差分析器810斷定輸入信號DO已經在誤差警告期間改變。然后，誤差分析器810在接通狀態(tài)下向電源部件200輸出一個保存違章警告標志ALJTOLD，并且修正誤差標志先前值保存器820的所保存的值。 誤差標志先前值保存器820保存誤差標志ERRl和ERR2的先前值ERR_PRE。誤差標志先前值保存器820為權利要求中所闡述的歷史保存器的一個實例。圖47描述了第四實施例中誤差分析器810的一個操作實例。將考慮這樣一種情況其中，誤差標志ERRl和ERR2均為“O”。在這一情況下，誤差分析器810把保存違章警告標志ALJTOLD、保存違章誤差標志ERRJTOLD、以及建立違章誤差標志ERR_SET的所有值均設置為“O”。而且，誤差分析器810還把誤差標志先前值ERR_PRE修正為“00”。如果誤差標志ERRl為“O”、誤差標志ERR2為“ I”、以及誤差標志先前值為“00”，則誤差分析器810把保存違章警告標志ALJTOLD設置為“ I ”。而且，誤差分析器810把保存違章誤差標志ERRJTOLD和建立違章誤差標志ERR_SET的值均設置為“O”。另外，誤差分析器810還把誤差標志先前值ERR_PRE修正為“01”。如果誤差標志ERRl為“O”、誤差標志ERR2為“ I”、以及誤差標志先前值為“01”或者“11”，則誤差分析器810把ALJTOLD、ERRJTOLD以及ERR_SET的值均設置為“O”。另外，誤差分析器810還把誤差標志先前值ERR_PRE修正為“01”。由于把其中檢測誤差標志ERRl的期間包括在其中檢測誤差標志ERR2的期間中，所以僅誤差標志ERRl為“I”是不可能的。
如果誤差標志ERRl和ERR2均為“ I ”以及誤差標志先前值為“00”，則誤差分析器810把建立違章誤差標志ERR_SET的值設置為“I”。而且，誤差分析器810還把保存違章警告標志ALJTOLD和保存違章誤差標志ERRJTOLD的值均設置為“O”。另外，誤差分析器810還把誤差標志先前值ERR_PRE修正為“ 11 ”。如果誤差標志ERRl和ERR2均為“ I ”以及誤差標志先前值為“01”，則誤差分析器810把保存違章誤差標志ERRJTOLD的值設置為“I”。而且，誤差分析器810還把保存違章警告標志ALJTOLD和建立違章誤差標志ERR_SET的值均設置為“O”。另外，誤差分析器810還把誤差標志先前值ERR_PRE修正為“ 11 ”。將考慮這樣一種情況其中，在圖47中示范性地描述的操作中，誤差標志的先前值為“01”，當前值為“11”。在這一情況下，很可能存在這樣的情況盡管在輸入信號DO的修正時序在先前時間處于誤差警告期間中，但在當前時間，修正時序處于誤差警告期間之外，并且處于其中檢測誤差標志ERRl的期間中。如果先前時間和當前時間之間的修正時序的差的大小沒有明顯變化，則很可能在接近于誤差警告期間的一個期間中修正輸入信號D0，即，在所反轉的時鐘信號CKB的下降沿之后的期間中修正輸入信號D0。因此，在這一情況下，誤差分析器810斷定產生了保存違章誤差。如果誤差標志的先前值為“00”，當前值為“11”，則很可能在遠離誤差警告期間的一個期間中，即在先于所反轉的時鐘信號CKB的下降沿的期間中修正輸入信號D0。于是，在這一情況下，誤差分析器810斷定產生了建立違章誤差。圖48描述了第四實施例中電源部件200的一個操作實例。將考慮這樣一種情況其中，保存違章警告標志ALJTOLD、保存違章誤差標志ERRJTOLD、以及建立違章誤差標志ERR_SET的所有值均為“O”。在這一情況下，電源部件200對時鐘分配電路驅動電壓vCK進行控制，使其達設置值Vsc，并且對控制邏輯電路驅動電壓vDP進行控制，使其達設置值Vsd0與第三實施例相類似，電源部件200可以把邏輯電路驅動電壓vDP的設置值Vsd設置為低于時鐘分配電路驅動電壓vCK的設置值Vsc。 如果僅建立違章誤差標志ERR_SET為“ I ”,則電源部件200把時鐘分配電路驅動電壓vCK急升至設置值Vec，把邏輯電路驅動電壓vDP急升至設置值Ved。如果僅保存違章誤差標志ERRJTOLD為“1”，則電源部件200僅把時鐘分配電路驅動電壓vCK急升至設置值Vec。如果僅保存違章警告標志ALJTOLD為“ I ”，則電源部件200把時鐘分配電路驅動電壓vCK升至低于Vec的設置值Vac。圖49為描述第四實施例中誤差標志ERRl和ERR2均為“0”時誤差檢測電路650的一個操作實例的時序圖。假設，在這一實例中，在建立時間、保存時間、以及誤差警告期間逝去之前從監(jiān)視開始時序開始的期間中，不改變輸入信號DO的值。當響應時鐘信號CLK的上升，在所反轉的時鐘信號CKB中生成一個下降沿時，前階段鎖存器511保存具有值“dl”的輸入信號D0，并且在這一時序將其作為鎖存器輸出信號LO加以輸出。當響應所反轉的時鐘信號CKB的下降，在時鐘信號CK2中生成一個上升沿時，后階段鎖存器512把來自先前階段的鎖存器輸出信號LO作為輸出信號QO放行輸出。然后，當在所反轉的時鐘信號CKB下降之后，在延遲的時鐘信號CKB_EX1中生成一個下降沿時，鎖存器651保存具有值“dl”的輸入信號D0，并且在這一時序將其作為鎖存器輸出信號LI加以輸出。XOR門電路652輸出具有值“0”的誤差信號E1，因為鎖存器輸出信號LO和LI的值均為“dl”。鎖存器653保存誤差信號E1，并且將其作為誤差標志ERRl加以輸出。當在延遲的時鐘信號CKB_EX1的下降之后，還在延遲的時鐘信號CKB_EX2中生成一個下降沿時，鎖存器654保存具有值“dl”的輸入信號D0，并且在這一時序將其作為鎖存器輸出信號L2加以輸出。XOR門電路655輸出具有值“0”的誤差信號E2，因為鎖存器輸出信號LO和L2的值均為“dl”。鎖存器656保存誤差信號E2，并且將其作為誤差標志ERR2加以輸出。在這一方式下，如果輸入信號DO的值在從監(jiān)視開始時序到建立時間、保存時間、以及誤差警告期間的逝去這一期間中不改變，則誤差標志ERRl和ERR均為“O”。圖50為描述第四實施例中僅誤差標志ERR2變?yōu)椤癐”時誤差檢測電路650的一個操作實例的時序圖。假設，在這一實例中，在誤差警告期間中，輸入信號DO的值從“dl”改變?yōu)椤癲2”。誤差警告期間為從延遲的時鐘信號CKB_EX1的下降沿到延遲的時鐘信號CKB_EX2的下降沿的期間。當響應時鐘信號CLK的上升，在所反轉的時鐘信號CKB中生成一個下降沿時，前階段鎖存器511保存具有值“dl”的輸入信號D0，并且在這一時序將其作為鎖存器輸出信號LO加以輸出。然后，當在所反轉的時鐘信號CKB的下降之后，在延遲的時鐘信號CKB_EX1中生成一個下降沿時，鎖存器651保存具有值“dl”的輸入信號D0，并且在這一時序將其作為鎖存器輸出信號LI加以輸出。XOR門電路652輸出具有值“0”的誤差信號E1，因為鎖存器輸出信號LO和LI的值均為“dl”。鎖存器653保存誤差信號E1，并且將其作為誤差標志ERRl加以輸出。當在延遲的時鐘信號CKB_EX1的下降之后，還在延遲的時鐘信號CKB_EX2中生成一個下降沿時，鎖存器654保存具有值“d2”的輸入信號D0,并且在這一時序輸出鎖存器輸出信號L2。XOR門電路655輸出具有值“I”的誤差信號E2，因為鎖存器輸出信號LO的值為“dl”，鎖存器輸出信號L2的值為“d2”。鎖存器656保存誤差信號E2，并且將其作為誤差標志ERR2加以輸出。在這一方式下,如果輸入信號DO的值在誤差警告期間不改變,則僅誤差標志ERR2變?yōu)椤癐”。圖51為描述第四實施例中誤差標志ERRl和ERR2均變?yōu)椤癐”時誤差檢測電路650的一個操作實例的時序圖。假設，在這一實例中，在從監(jiān)視開始時序到建立時間和保存時間逝去這一期間中，輸入信號DO從“dl”改變?yōu)椤癲2”。在延遲的時鐘信號CKB_EX1生成下降沿時的時序為保存時間的逝去的時序。當響應時鐘信號CLK的上升，在所反轉的時鐘信號CKB中生成一個下降沿時，前階段鎖存器511保存具有值“dl”的輸入信號D0，并且在這一時序將其作為鎖存器輸出信號LO加以輸出。然后，當在所反轉的時鐘信號CKB的下降之后，在延遲的時鐘信號CKB_EX1中生成一個下降沿時，鎖存器651保存具有值“d2”的輸入信號D0，并且在這一時序將其作為鎖存器輸出信號LI加以輸出。XOR門電路652輸出具有值“I”的誤差信號El,因為鎖存器輸出信號LO的值為“dl”以及鎖存器輸出信號LI的值為“d2”。鎖存器653保存誤差信號El，并且將其作為誤差標志ERRl加以輸出。當在延遲的時鐘信號CKB_EX1的下降之后，還在延遲的時鐘信號CKB_EX2中生成一個下降沿時，鎖存器654保存具有值“d2”的輸入信號D0，并且在這一時序將其作為鎖存器輸出信號L2加以輸出。XOR門電路655輸出具有值“I”的誤差信號E2，因為鎖存器輸出信號LO的值為“dl”以及鎖存器輸出信號L2的值為“d2”。鎖存器656保存誤差信號E2，并且將其作為誤差標志ERR2加以輸出。在這一方式下，如果輸入信號DO的值在從監(jiān)視開始時序到建立時間和保存時間逝去這一期間中不改變，則誤差標志ERRl和ERR均變?yōu)椤?I ”。圖52描述了第四實施例中誤差檢測電路650和數(shù)據(jù)修正時序的一個捕獲窗口實例。捕獲窗口指的是其中誤差檢測電路650檢測時序誤差的期間。第一捕獲窗口為其中鎖存器653檢測誤差標志ERRl的期間。這一期間包括建立時間和保存時間，它們之間的邊界處于時鐘信號CLK的上升沿。第二捕獲窗口為其中XOR門電路656檢測誤差標志ERR2的期間。這一期間包括建立時間和保存違章警告余量，它們之間的邊界處于時鐘信號CLK的上升沿。保存違章警告余量為通過把誤差警告期間與保存時間相加所獲得的一個期間。如果在這一第二捕獲窗口的范圍之外修正輸入信號D0，則誤差標志ERRl和ERR2均為“O”。如果在誤差警告期間中修正輸入信號D0,則其修正時序處于第二捕獲窗口中，而不包括在第一捕獲窗口中。于是，僅誤差標志ERR2變?yōu)椤癐”。如果在第一捕獲窗口中修正輸入信號DO，則誤差標志ERRl和ERR均變?yōu)椤?I ”。如以上所描述的，根據(jù)第四實施例，如果在第一捕獲窗口中輸入信號DO改變,則誤差檢測電路650檢測時序誤差(ERRl)。另外，如果在第二捕獲窗口中輸入信號DO改變，則誤差檢測電路650檢測時序誤差(ERR2)。誤差分析器810根據(jù)這些時序誤差的歷史判斷輸入信號DO是否已經在所反轉的時鐘信號CKB的下降沿之前或者之后改變。這能夠使集成電路100標識時序誤差的類型。當檢測到建立違章誤差時，集成電路100升高電壓。另外，也可以進行頻率控制。例如，誤差檢測電路650不向電源部件200，而向時鐘生成器300輸出建立違章誤差標志ERR_SET。當建立違章誤差標志ERR_SET為“I”時，時鐘生成器300把時鐘信號CLK的頻率設置為低于這一標志為“0”時的頻率。另一方面，當檢測到保存違章誤差時，時鐘生成器300不控制頻率，電源部件200升高電壓。其原因在于，盡管降低了頻率，但并沒有降低保存違章誤差的發(fā)生率。在這一情況下，時鐘生成器300為權利要求中所闡述的頻率控制器的一個實例。由于可以先于電壓改變頻率，所以集成電路100能夠通過頻率控制迅速地抵消所述誤差。在進行以上所描述的頻率控制的情況下，當檢測到保存違章誤差時，除了時鐘分配電路驅動電壓vCK之外，集成電路100還可以升高邏輯電路驅動電壓vDP。集成電路100可以包括第一實施例的時鐘分配器400而不是時鐘分配電路410，并且把最小延遲時鐘信號mCLK分配于同步操作電路500。這進一步減小了時鐘時滯。相類似，集成電路100可以包括第二實施例的時鐘分配電路控制器700和時鐘分配器400而不是時鐘分配電路410，并且把最小延遲時鐘信號mCLK分配于同步操作電路500。[第一修改實例]圖53為描述第四實施例的第一修改實例中集成電路100的一個配置實例的結構圖。這一第一修改實例中的時鐘分配電路410與第四實施例中的時鐘分配電路410的不同之處在于還經由信號線407把時鐘信號CLK分配于誤差抵消控制器800。分配于誤差抵消控制器800的時鐘信號CLK用于表示誤差的數(shù)目的統(tǒng)計時序。圖54為描述第四實施例的第一修改實例中誤差抵消控制器800的一個配置實例的結構圖。第一修改實例的誤差抵消控制器800包括誤差分析器811和誤差標志統(tǒng)計部件830。誤差標志統(tǒng)計部件830計算ERR01_CNT和ERR11_CNT。ERR01_CNT為在一個預定的測量周期中僅誤差標志ERR2變?yōu)椤癐”的情況出現(xiàn)的次數(shù)。ERR11_CNT為在所述測量周期中誤差標志ERRl和ERR2均變?yōu)椤癐”的情況出現(xiàn)的次數(shù)。誤差標志統(tǒng)計部件830經由信號線839向誤差分析器811輸出這些計數(shù)值。誤差標志統(tǒng)計部件830為權利要求中所闡述的歷史保存器的一個實例。誤差分析器811根據(jù)計數(shù)值ERR01_CNT和ERR11_CNT分析誤差。具體地講，如果ERR11_CNT小于一個閾值(例如，“I”)以及ERR01_CNT大于ERR11_CNT，則誤差分析器811把保存違章警告標志ALJTOLD設置為接通狀態(tài)。如果ERR01_CNT等于或者大于所述閾值以及ERR01_CNT大于ERRl 1_CNT,則誤差分析器811把保存違章誤差標志ERRJTOLD設置為接通狀態(tài)。如果ERR01_CNT等于或者小于ERR11_CNT,則誤差分析器811把建立違章誤差標志ERR_SET設置為接通狀態(tài)。圖55為描述第四實施例的第一修改實例中誤差標志統(tǒng)計部件830的一個配置實例的結構圖。誤差標志統(tǒng)計部件830包括AND門電路831和832以及誤差標志計數(shù)器833和 834。AND門電路831和832生成輸入值的邏輯積。AND門電路831把通過反轉誤差標志ERRl和所得到的值與誤差標志ERR2的邏輯積輸出于誤差標志計數(shù)器833。AND門電路832把誤差標志ERRl和ERR2的邏輯積輸出于誤差標志計數(shù)器834。誤差標志計數(shù)器833統(tǒng)計在一個預定的測量周期中僅誤差標志ERR2的值變?yōu)椤癐”的情況出現(xiàn)的次數(shù)。具體地講，如果在時鐘信號CLK所指示的時序(例如，上升沿)AND門電路831的輸出值為“1”，則誤差標志計數(shù)器833遞增計數(shù)值。誤差標志計數(shù)器833把計數(shù)值作為ERR01_CNT輸出于誤差分析器811。然后，當某一時鐘周期逝去時，其把計數(shù)值初始化為 “O，，。誤差標志計數(shù)器834統(tǒng)計在預定的測量周期中誤差標志ERRl和誤差標志ERR2均變?yōu)椤癐”的情況出現(xiàn)的次數(shù)。除了其監(jiān)視AND門電路832的輸出值之外，誤差標志計數(shù)器834的配置與誤差標志計數(shù)器833的配置相同。誤差標志計數(shù)器834把計數(shù)值作為ERRl 1_CNT輸出于誤差分析器811。圖56描述了第四實施例的第一修改實例中誤差分析器811的一個操作實例。將考慮其中ERR01_CNT=0和ERR11_CNT=0的情況。在這一情況下，誤差分析器811把保存違章警告標志ALJTOLD、保存違章誤差標志ERRJTOLD、以及建立違章誤差標志ERR_SET的值全部設置為“O”。
如果ERR01_CNT>0以及ERR11_CNT=0，則誤差分析器811把保存違章警告標志AL_HOLD的值設置為“I”。另外，誤差分析器811把保存違章誤差標志ERRJTOLD和建立違章誤差標志ERR_SET的值均設置為“O”。如果ERR01_CNT>ERR11_CNT以及ERR11_CNT>0，則誤差分析器811把保存違章誤差標志ERRJTOLD的值設置為“I”。另外，誤差分析器811把保存違章警告標志ALJTOLD和建立違章誤差標志ERR_SET的值均設置為“O”。 將考慮其中ERRl 1_CNT≥ERRO 1_CNT和ERRO 1_CNT>0的情況或者其中ERRl 1_CNT>0和ERR01_CNT=0的情況。在這一情況下，誤差分析器811把建立違章誤差標志ERR_SET的值設置為“I”。另外，誤差分析器811把保存違章警告標志ALJTOLD和保存違章誤差標志ERRJTOLD的值均設置為“O”。當ERR01_CNT≥ERR11_CNT和ERR11_CNT>0時，誤差分析器811可以檢測保存違章誤差。在這一情況下，當ERR11_CNT>ERR01_CNT和ERR11_CNT>0時，誤差分析器811檢測
建立違章誤差。圖57描述了第四實施例的第一修改實例中誤差檢測電路650和數(shù)據(jù)修正時序的一個捕獲窗口實例。分配Dsl-Ds4為輸入信號DO的修正時序的一個分配實例。分配Dsl為其中無一被包括在第一捕獲窗口中，但其一部分被包括在誤差警告期間中的分配。在這一分配Dsl的情況下，滿足ERR01_CNT>0以及ERR11_CNT=0，并且把保存違章警告標志ALJTOLD設置為“ I ”。分配Ds2為其峰值被包括在誤差警告期間中，以及其一部分被包括在第一捕獲窗口中的分配。在這一分配Ds2的情況下，滿足ERR01_CNT>ERR11_CNT以及ERR11_CNT>0，并且把保存違章誤差標志ERRJTOLD設置為“ I ”。分配Ds3為其峰值被包括在第一捕獲窗口中的建立時間中的分配。在這一分配Ds3的情況下，滿足ERR01_CNT彡ERR11_CNT和ERR01_CNT>0，并且把建立違章誤差標志ERR_SET 設置為 “I”。分配Ds4為其峰值位于第一捕獲窗口和第二捕獲窗口之外，以及其一部分被包括在第一捕獲窗口中的分配。在這一分配Ds4的情況下，滿足ERR11_CNT>0和ERR01_CNT=0，并且把建立違章誤差標志ERR_SET設置為“ I ”。如以上所描述的，根據(jù)第一修改實例，誤差分析器811根據(jù)ERR01_CNT和ERR11_CNT標識時序誤差的種類。由于根據(jù)對誤差標志的統(tǒng)計分析誤差，所以與第四實施例相比，誤差分析器811能夠更精確地分析誤差，其中根據(jù)誤差標志的先前值和當前值分析誤差。[第二修改實例]圖58為描述第四實施例的第二修改實例中誤差檢測電路650、觸發(fā)器510、以及時鐘分配電路410的一個配置實例的電路圖。這一第二修改實例中的時鐘分配電路410與第四實施例中的時鐘分配電路410的不同之處在于其還包括延遲部件472和479。而且，在第二修改實例中，還從反轉器471向誤差檢測電路650和延遲部件472輸出時鐘信號CKB_PEX。延遲部件472延遲時鐘信號CKB_PEX。延遲部件472包括偶數(shù)目個反轉器473，并且通過反轉器473延遲時鐘信號CKB_PEX，以把所延遲的信號作為時鐘信號CKB輸出于觸發(fā)器510和反轉器474。例如，這樣地決定反轉器473的數(shù)目延遲部件472的延遲時間長于觸發(fā)器510的建立時間。因此，在先于所反轉的時鐘信號CKB的下降沿(先于量達延遲部件472的延遲時間)的時序，在時鐘信號CKB_PEX中生成一個下降沿。延遲部件479進一步延遲延遲的時鐘信號CKB_EX2。延遲部件479包括偶數(shù)目個反轉器480。延遲部件479通過這些反轉器480延遲延遲的時鐘信號CKB_EX2，并且把所得到的信號作為延遲的時鐘信號CKB_EX3輸出于誤差檢測電路650。第二修改實例中誤差檢測電路650與第四實施例中誤差檢測電路650的不同之處在于其還包括鎖存器657、659、670、以及772與XOR門電路658和671。鎖存器657、659、670、以及672的配置與鎖存器511的配置相同。鎖存器657保存輸入信號D0，并且當延遲的時鐘信號CKB_EX3變?yōu)殛P閉狀態(tài)時將其作為鎖存器輸出信號L3加以輸出。鎖存器659保存來自XOR門電路658的誤差信號，并且當時鐘信號CK2變?yōu)殛P閉狀態(tài)時將其作為誤差標志ERR3輸出于誤差抵消控制器800。鎖存器670保存輸入信號D0,并且當時鐘信號CKB_PEX變?yōu)殛P閉狀態(tài)時將其作為鎖存器輸出信號L4加以輸出。鎖存器672保存來自XOR門電路671的信號，并且當時鐘信號CK2變?yōu)殛P閉狀態(tài)時將其作為誤差標志ERR4輸出于誤差抵消控制器800。XOR門電路658和671輸出輸入信號的異或邏輯和。XOR門電路658把來自鎖存器657和511的鎖存器輸出信號L3和LO的異或邏輯和作為誤差信號E3輸出于鎖存器659。XOR門電路671把來自鎖存器651和670的鎖存器輸出信號LI和L4的異或邏輯和作為誤差信號E4輸出于鎖存器672。根據(jù)以上所描述的配置，如果在第二捕獲窗口之后，在通過添加延遲部件479的延遲時間所得到的期間中輸入信號DO改變，則檢測誤差信號E3。另外，如果把先于監(jiān)視開始時序(先于量達延遲部件472的延遲時間)的時序視為開始點，并且輸入信號DO在從這一開始點到第一捕獲窗口逝去的期間中改變，則檢測誤差信號E4。圖59描述了第四實施例的第二修改實例中誤差檢測電路650的一個捕獲窗口實例。在第二修改實例的誤差檢測電路650中,添加了一個第三捕獲窗口和一個第四捕獲窗□。第三捕獲窗口為其中鎖存器659檢測誤差標志ERR3的期間。這一期間是通過在第二捕獲窗口之后添加延遲部件479的延遲時間獲得的。第四捕獲窗口為其中鎖存器672檢測誤差標志ERR4的期間。這一期間從先于時鐘信號CLK上升沿(先于量達延遲部件472的延遲時間)的時序到第一捕獲窗口的結束點。使用這些誤差標志，誤差抵消控制器800和電源部件200能夠分析誤差，并且能夠更精確地進行誤差抵消。例如，如果在先前時間所有誤差標志均為“0”，并且在當前時間僅誤差標志ERR3為“1”，則電源部件200把時鐘分配電路驅動電壓vCK升高至一個低于Vac的設置值。另外，如果在先前時間所有誤差標志均為“0”，并且在當前時間僅誤差標志ERR4為“1”，則誤差抵消控制器800發(fā)布一個對建立違章的警告。如果在先前時間僅誤差標志ERR4為“ I ”，并且在當前時間所有誤差標志為“ I ”，則誤差抵消控制器800檢測建立違章誤差。還可以通過添加鎖存器和反轉器把一個捕獲窗口添加于誤差檢測電路650。另外，添加于第一捕獲窗口的捕獲窗口是可選的。例如，集成電路100可以向第一捕獲窗口僅添加第四捕獲窗口，也可以向第一捕獲窗口僅添加第二捕獲窗口和第三捕獲窗口。如以上所描述的，根據(jù)第二修改實例，誤差檢測電路650具有至少3個捕獲窗口，因此能夠進行更精確的誤差分析。以上所描述的第四實施例的集成電路100可以包括第一實施例的時鐘分配器400而不是時鐘分配電路410，并且可以向同步操作電路500分配最小延遲時鐘信號mCLK。這進一步減小了時鐘時滯。相類似，第四實施例的集成電路100可以包括第二實施例的時鐘分配電路控制器700和時鐘分配器400而不是時鐘分配電路410，并且可以向同步操作電路500分配最小延遲時鐘信號mCLK。以上所描述的實施例為均一個用于體現(xiàn)本技術的實例，所述實施例中的主題與權利要求中說明發(fā)明的主題具有相互對應的關系。相類似，權利要求中說明發(fā)明的主題以及那些給出與本技術中的實施例中主題的名字相同名字的主題具有相互對應的關系。然而，本技術并不局限于所述實施例，在不背離本技術宗旨的情況下，可以通過對所述實施例進行多方面的修改，體現(xiàn)本技術?？梢园岩陨纤枋龅膶嵤├兴忉尩奶幚硪?guī)程解釋為一種具有這一規(guī)程系列的方法，并且可以將其解釋為一種致使計算機執(zhí)行這一規(guī)程系列的程序，或者一種存儲所述程序的記錄媒體。作為這一記錄媒體，例如，可以使用緊致盤(⑶)、小型盤(MD)、數(shù)字通用盤(DVD)、存儲卡、以及藍射線盤(注冊商標)。本技術也能夠采取下列配置。(I) 一種集成電路，包括時序信號分配電路，配置為分配一個指示預定的時序的時序信號，同步操作電路，配置為與所分配的時序信號同步操作，邏輯電路，配置為根據(jù)同步操作電路的操作結果執(zhí)行預定的邏輯操作，以及電源部件，配置為把一個低于驅動時序信號分配電路的時序信號分配電路驅動電壓的電壓作為邏輯電路驅動電壓供應到邏輯電路。( 2)根據(jù)上述(I)所述的集成電路，其中，電源部件還向同步操作電路供應具有與邏輯電路驅動電壓的電壓值相同電壓值的電壓。( 3)根據(jù)上述(I)所述的集成電路，其中，電源部件還向同步操作電路供應具有與時序信號分配電路驅動電壓的電壓值相同電壓值的電壓。(4)根據(jù)上述(I) - (3)所述的集成電路，其中，電源部件包括時序信號分配電路驅動電壓控制器，其降低電源電壓，并且把所降低的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路；以及邏輯電路驅動電壓控制器，其降低所供應的時序信號分配電路驅動電壓，并且把所降低的電壓作為邏輯電路驅動電壓供應到邏輯電路。(5)根據(jù)上述(I) - (3)所述的集成電路，其中，電源部件包括
時序信號分配電路驅動電壓控制器，其降低電源電壓，并且把所降低的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路；以及邏輯電路驅動電壓控制器，其把電源電壓降至一個比時序信號分配電路驅動電壓低的電壓，并且把所降低的電壓作為邏輯電路驅動電壓供應到邏輯電路。(6)根據(jù)上述(I) - (5)所述的集成電路，還包括誤差檢測器，配置為檢測同步操作電路中的誤差，其中，如果誤差的檢測頻度等于或者高于一個預定的值，則電源部件升高時序信號分配電路驅動電壓。( 7 )根據(jù)上述(6 )所述的集成電路，其中，如果誤差的檢測頻度等于或者高于一個預定的值，則電源部件升高邏輯電路驅動電壓(vDP)。(8)—種集成電路，包括時序信號分配電路，配置為分配一個指示預定的時序的時序信號，同步操作電路，配置為與所分配的時序信號同步操作，邏輯電路，配置為根據(jù)同步操作電路的操作結果執(zhí)行預定的邏輯操作，以及電源部件，配置為如果邏輯電路驅動電壓低于第一電壓，則把一個高于驅動邏輯電路的邏輯電路驅動電壓的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路。( 9 )根據(jù)上述(8 )所述的集成電路，其中，如果邏輯電路驅動電壓比高于第一電壓的第二電壓高，則電源部件把一個低于邏輯電路驅動電壓的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路。( 10 )根據(jù)上述(8 )或者(9 )所述的集成電路，其中，如果邏輯電路驅動電壓低于第一電壓，則電源部件保持邏輯電路驅動電壓的電壓值和時序信號分配電路驅動電壓的電壓值之間的差不變。 (11)根據(jù)上述(10)所述的集成電路，其中，如果邏輯電路驅動電壓低于第一電壓，則電源部件把第一電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路。本公開專利包含與2011年9月12日向日本專利局提出的日本優(yōu)先專利申請JP
2011-197941中所公開的主題相關的主題，特將其全部內容并入此處，以作參考。本領域技術人員將會意識到可以依據(jù)設計要求和其它因素，對本公開專利進行多方面的修改、組合、子組合、以及變動，只要這些修改、組合、子組合、以及變動處于所附權利要求或者其等效要求的范圍內即可。
權利要求
1.一種集成電路，包含時序信號分配電路，配置為分配指示預定的時序的時序信號；同步操作電路，配置為與所分配的時序信號同步操作；邏輯電路，配置為根據(jù)同步操作電路的操作結果執(zhí)行預定的邏輯操作；以及電源部件，配置為把低于驅動時序信號分配電路的時序信號分配電路驅動電壓的電壓作為邏輯電路驅動電壓供應到邏輯電路。
2.根據(jù)權利要求1所述的集成電路，其中，電源部件還向同步操作電路供應具有與邏輯電路驅動電壓的電壓值相同電壓值的電壓。
3.根據(jù)權利要求1所述的集成電路,其中，電源部件還向同步操作電路供應具有與時序信號分配電路驅動電壓的電壓值相同電壓值的電壓。
4.根據(jù)權利要求1所述的集成電路,其中，電源部件包括時序信號分配電路驅動電壓控制器，其降低電源電壓，并且把所降低的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路，以及邏輯電路驅動電壓控制器，其降低所供應的時序信號分配電路驅動電壓，并且把所降低的電壓作為邏輯電路驅動電壓供應到邏輯電路。
5.根據(jù)權利要求1所述的集成電路,其中，電源部件包括時序信號分配電路驅動電壓控制器，其降低電源電壓，并且把所降低的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路，以及邏輯電路驅動電壓控制器，其把電源電壓降至一個比時序信號分配電路驅動電壓低的電壓，并且把所降低的電壓作為邏輯電路驅動電壓供應到邏輯電路。
6.根據(jù)權利要求1所述的集成電路,還包含誤差檢測器，配置為檢測同步操作電路中的誤差，其中，如果誤差的檢測頻度等于或者高于一個預定的值，則電源部件升高時序信號分配電路驅動電壓。
7.根據(jù)權利要求6所述的集成電路，其中，如果誤差的檢測頻度等于或者高于預定的值，則電源部件升高邏輯電路驅動電壓。
8.一種集成電路,包含時序信號分配電路，配置為分配一個指不預定的時序的時序信號；同步操作電路，配置為與所分配的時序信號同步操作；邏輯電路，配置為根據(jù)同步操作電路的操作結果執(zhí)行預定的邏輯操作；以及電源部件，配置為如果邏輯電路驅動電壓低于第一電壓，則把一個高于驅動邏輯電路的邏輯電路驅動電壓的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路。
9.根據(jù)權利要求8所述的集成電路，其中，如果邏輯電路驅動電壓比高于第一電壓的第二電壓高，則電源部件把一個低于邏輯電路驅動電壓的電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路。
10.根據(jù)權利要求8所述的集成電路，其中，如果邏輯電路驅動電壓低于第一電壓，則電源部件保持邏輯電路驅動電壓的電壓值和時序信號分配電路驅動電壓的電壓值之間的差不變。
11.根據(jù)權利要求8所述的集成電路，其中，如果邏輯電路驅動電壓低于第一電壓，則電源部件把第一電壓作為時序信號分配電路驅動電壓供應到時序信號分配電路。
全文摘要
本發(fā)明涉及一種集成電路，所述集成電路包括時序信號分配電路，配置為分配一個指示預定的時序的時序信號；同步操作電路，配置為與所分配的時序信號同步操作；邏輯電路，配置為根據(jù)同步操作電路的操作結果執(zhí)行預定的邏輯操作；以及電源部件，配置為把一個低于驅動時序信號分配電路的時序信號分配電路驅動電壓的電壓作為邏輯電路驅動電壓供應到邏輯電路。
文檔編號G06F1/12GK102999086SQ20121032365
公開日2013年3月27日 申請日期2012年9月4日 優(yōu)先權日2011年9月12日
發(fā)明者平入孝二 申請人:索尼公司