專利名稱：支持光纖通道協議的數據傳輸裝置及傳輸方法
技術領域：
本發(fā)明涉及一種支持光纖通道協議的數據傳輸裝置及傳輸方法，屬于數據傳輸技術領域。
背景技術：
隨著信息技術的發(fā)展，對大容量數據、遠距離數 據進行傳輸的需求越來越迫切，現有的數據傳輸技術可以分為兩類并行傳輸方式與串行傳輸方式。并行傳輸時數據的各位同時傳送，它以字或字節(jié)為單位并行進行。并行通信具有速度快的優(yōu)點，但其使用的數據線較多，造成成本高；同時由于數據線較多，在長距離數據傳輸時，干擾會增加，數據也容易產生錯誤，不適于長距離數據傳輸。串行傳輸方式的數據是一位一位進行傳送，其特點為節(jié)省傳輸線、通信成本低、適合長距離數據傳送，常用的串行傳輸方式為RS232、RS422和RS485，其中RS232傳輸速率低于200kbps，傳輸距離小于15m ;RS422傳輸速率可達到10Mbps，在速率低于IOOkbps時,可以達到最大傳輸距離為1219m ；RS485在傳輸速率與傳輸距離方面指標與RS422相同。而其它高速串行傳輸如PCI-E、SRIO、USB、GE等，雖然支持數據傳輸速率最大可達IOGbps,但傳輸距離受限,最遠傳輸距離不超過2m。

發(fā)明內容
本發(fā)明是為了解決現有大容量、遠距離數據傳輸中，其數據傳輸方式不適于遠距離傳輸的問題，提供一種支持光纖通道協議的數據傳輸裝置及傳輸方法。本發(fā)明所述支持光纖通道協議的數據傳輸裝置，它包括FPGA子板、POWER PC子板和控制計算機，FPGA子板包括FPGA中央處理器、DDR2存儲器、第一 SFP光模塊和第二 SFP光模塊；P0WER PC子板包括PC主處理器、SDRAM存儲器、復雜可編程邏輯器CPLD、FLASH芯片、BOOTROM存儲器、以太網接口和異步串行通訊口 UART，FPGA中央處理器的存儲控制信號輸入輸出端連接DDR2存儲器的存儲控制信號輸出輸入端，FPGA中央處理器的第一傳輸數據輸入輸出端連接第一 SFP光模塊的數據輸出輸入端，FPGA中央處理器的第二傳輸數據輸入輸出端連接第二 SFP光模塊的數據輸出輸入端，FPGA中央處理器通過PCI總線接口與控制計算機連接，FPGA中央處理器的UP接口連接PC主處理器的UP接口，FPGA中央處理器的MII接口連接PC主處理器的MII接口，PC主處理器的數據存儲信號輸出輸入端連接SDRAM存儲器的數據存儲信號輸入輸出端，PC主處理器的邏輯信號輸出輸入端連接復雜可編程邏輯器CPLD的邏輯信號輸入輸出端，PC主處理器的FLASH信號輸出輸入端連接FLASH芯片的FLASH信號輸入輸出端，PC主處理器的BOOT信號輸出輸入端連接BOOTROM存儲器的BOOT信號輸入輸出端，PC主處理器上設置有以太網接口和異步串行通訊口 UART。所述FPGA中央處理器包括數據組織與管理區(qū)、第一編解碼區(qū)、第二編解碼區(qū)、DDR2存儲器控制區(qū)、UP接口邏輯區(qū)、MII接口邏輯區(qū)和時鐘區(qū)，FPGA中央處理器的數據組織與管理區(qū)通過PCI總線接口與控制計算機連接，數據組織與管理區(qū)的第一編解碼信號輸入輸出端連接第一編解碼區(qū)的編碼解碼信號輸出輸入端，第一編解碼區(qū)的傳輸數據輸入輸出端為FPGA中央處理器的第一傳輸數據輸入輸出端，數據組織與管理區(qū)的第二編解碼信號輸入輸出端連接第二編解碼區(qū)的編碼解碼信號輸出輸入端，第二編解碼區(qū)的傳輸數據輸入輸出端為FPGA中央處理器的第二傳輸數據輸入輸出端，數據組織與管理區(qū)的UP接口信號輸出輸入端連接UP接口邏輯區(qū)的UP接口信號輸入輸出端，UP接口邏輯區(qū)的UP接口信號輸出輸入端為FPGA中央處理器的UP接口，
數據組織與管理區(qū)的MII接口信號輸出輸入端連接MII接口邏輯區(qū)的MII接口信號輸入輸出端，MII接口邏輯區(qū)的MII接口信號輸出輸入端為FPGA中央處理器的MII接口，數據組織與管理區(qū)的存儲控制信號輸入輸出端連接DDR2存儲器控制區(qū)的存儲控制信號輸出輸入端，DDR2存儲器控制區(qū)的存儲控制信號輸入輸出端為FPGA中央處理器的存儲控制信號輸入輸出端，數據組織與管理區(qū)的時鐘信號輸出輸入端連接時鐘區(qū)的時鐘信號輸入輸出端。所述PC主處理器采用MPC8280芯片實現，MPC8280芯片與二級60x總線連接，二級60x總線上掛接有復雜可編程邏輯器CPLD, FLASH芯片和BOOTROM存儲器，MPC8280芯片與一級60x總線連接，一級60x總線上掛接SDRAM存儲器，二級60x總線連接總線驅動區(qū)，總線驅動區(qū)連接一級60x總線，MPC8280芯片的UP接口程序在二級60x總線上實現，MPC8280芯片的UP接口程序連接UP接口邏輯區(qū)；MPC8280芯片的MII接口程序通過其引腳FCC2實現，MPC8280芯片的MII接口程序連接MII接口邏輯區(qū)；MPC8280芯片的引腳SMC2連接異步串行通訊口 UART，MPC8280芯片的引腳FCC3連接以太網接口。本發(fā)明所述基于上述支持光纖通道協議的數據傳輸裝置的數據傳輸方法，它包括發(fā)送數據的方法，該發(fā)送數據的方法包括以下步驟步驟一數據傳輸裝置進行初始化，完成基于光纖通道協議的速率與發(fā)送配置；步驟二 控制計算機通過PCI總線將欲發(fā)送數據寫至FPGA子板并存儲在DDR2存儲器；步驟三P0WER PC子板讀取DDR2存儲器內存儲的欲發(fā)送數據并進行處理；步驟四P0WER PC子板將步驟三中處理完成后的欲發(fā)送數據發(fā)送至FPGA子板，FPGA子板將所述數據通過第一 SFP光模塊和第二 SFP光模塊發(fā)送出去。它還包括接收數據的方法，該接收數據的方法包括以下步驟步驟五數據傳輸裝置進行初始化，完成基于光纖通道協議的速率與發(fā)送配置；步驟六FPGA子板通過第一 SFP光模塊和第二 SFP光模塊接收高速串行數據，并存儲至DDR2存儲器；步驟七P0WER PC子板從DDR2存儲器中讀取接收到的串行數據，并進行處理；步驟八P0WER PC子板將處理完成后的接收數據發(fā)送給FPGA子板，該FPGA子板將接收到的數據通過PCI總線傳輸至控制計算機。
本發(fā)明的優(yōu)點是本發(fā)明提供了一種支持光纖通道協議的數據傳輸硬件平臺及數據傳輸方法，能夠完成高速數據傳輸，高速數據的接收與發(fā)送緩存采用DDR2存儲器，高速串行數據的編碼、解碼利用FPGA子板實現，需要在硬件平臺上處理的數據采用Power PC嵌入式處理器實現。同時，可以通過板卡的PCI總線接口與控制計算機通信，完成相應數據與控制信息的傳送。本發(fā)明支持的數據傳輸速率為I. 0625Gbps、2. 125Gbps和4. 25Gbps。最高數據傳輸速率達到了 4. 25Gbps,最遠數據傳輸距離可達15km。


圖I為本發(fā)明裝置的邏輯框圖；圖2為FPGA子板的內部邏輯及與POWER PC子板連接的邏輯框圖；圖3為POWER PC子板的內部邏輯框圖； 圖4為FPGA子板的JTAG配置方案示意圖；圖5為FPGA子板的AS配置方案示意圖；圖6為MPC8280芯片的60x總線與SDRAM存儲器的連接示意圖；圖7為FPGA子板的同步電路邏輯框圖；圖8為本發(fā)明裝置的電路板的布局示意圖；圖9為本發(fā)明方法發(fā)送數據的流程圖；圖10為本發(fā)明方法接收數據的流程圖。
具體實施例方式具體實施方式
一下面結合圖I說明本實施方式，本實施方式所述支持光纖通道協議的數據傳輸裝置，它包括FPGA子板I、POWER PC子板2和控制計算機3，FPGA子板I包括FPGA中央處理器1-1、DDR2存儲器1_2、第一 SFP光模塊1_3和第二 SFP光模塊1_4 ；POWER PC子板2包括PC主處理器2-1、SDRAM存儲器2_2、復雜可編程邏輯器CPLD2-3、FLASH芯片2-4、BOOTROM存儲器2_5、以太網接口 2_6和異步串行通訊口 UART2-7，FPGA中央處理器1-1的存儲控制信號輸入輸出端連接DDR2存儲器1_2的存儲控制信號輸出輸入端，FPGA中央處理器1-1的第一傳輸數據輸入輸出端連接第一 SFP光模塊
1-3的數據輸出輸入端，FPGA中央處理器1-1的第二傳輸數據輸入輸出端連接第二SFP光模塊1-4的數據輸出輸入端，FPGA中央處理器1-1通過PCI總線接口與控制計算機3連接，FPGA中央處理器1-1的UP接口連接PC主處理器2-1的UP接口，FPGA中央處理器1_1的MII接口連接PC主處理器2-1的MII接口，PC主處理器2-1的數據存儲信號輸出輸入端連接SDRAM存儲器2_2的數據存儲信號輸入輸出端，PC主處理器2-1的邏輯信號輸出輸入端連接復雜可編程邏輯器CPLD2-3的邏輯信號輸入輸出端，PC主處理器2-1的FLASH信號輸出輸入端連接FLASH芯片2_4的FLASH信號輸入輸出端，PC主處理器2-1的BOOT信號輸出輸入端連接BOOTROM存儲器
2-5的BOOT信號輸入輸出端，PC主處理器2-1上設置有以太網接口2_6和異步串行通訊口UART2-7。本實施方式中，將數據傳輸的硬件平臺分為兩個子板，FPGA子板I和POWER PC子板2，該兩塊板卡通過高速連接器連接。其中，POWER PC子板2是根據光纖通道協議處理發(fā)送或接收數據。數據的發(fā)送流程為控制計算機3通過PCI總線將數據經由FPGA子板I傳至POWER PC子板2，POWER PC子板2處理完成后經FPGA的高速串行接口由SFP光模塊發(fā)送，SFP光模塊功能為將接收到的高速串行電信號數據轉換為光信號發(fā)送，同時可以完成將接收到的光信號轉換為電信號；數據的接收流程為通過SFP光模塊接收發(fā)送過來的數據，由FPGA轉換后傳至P0wer PC處理器，處理完成的數據經FPGA通過PCI總線傳輸至控制計算機。
具體實施方式
二 下面結合圖2說明本實施方式，本實施方式為對實施方式一的進一步說明，所述FPGA中央處理器1-1包括數據組織與管理區(qū)1-11、第一編解碼區(qū)1-12、第二編解碼區(qū)1_13、DDR2存儲器控制區(qū)1_14、UP接口邏輯區(qū)1_15、MII接口邏輯區(qū)1_16和時鐘區(qū)1-17，FPGA中央處理器1-1的數據組織與管理區(qū)1_11通過PCI總線接口與控制計算機3連接，數據組織與管理區(qū)1-11的第一編解碼信號輸入輸出端連接第一編解碼區(qū)1-12的 編碼解碼信號輸出輸入端，第一編解碼區(qū)1-12的傳輸數據輸入輸出端為FPGA中央處理器
1-1的第一傳輸數據輸入輸出端，數據組織與管理區(qū)1-11的第二編解碼信號輸入輸出端連接第二編解碼區(qū)1-13的編碼解碼信號輸出輸入端，第二編解碼區(qū)1-13的傳輸數據輸入輸出端為FPGA中央處理器1-1的第二傳輸數據輸入輸出端，數據組織與管理區(qū)1-11的UP接口信號輸出輸入端連接UP接口邏輯區(qū)1-15的UP接口信號輸入輸出端，UP接口邏輯區(qū)1-15的UP接口信號輸出輸入端為FPGA中央處理器1-1 的 UP 接口，數據組織與管理區(qū)1-11的MII接口信號輸出輸入端連接MII接口邏輯區(qū)1_16的MII接口信號輸入輸出端，MII接口邏輯區(qū)1-16的MII接口信號輸出輸入端為FPGA中央處理器1-1的MII接口，數據組織與管理區(qū)1-11的存儲控制信號輸入輸出端連接DDR2存儲器控制區(qū)1_14的存儲控制信號輸出輸入端，DDR2存儲器控制區(qū)1-14的存儲控制信號輸入輸出端為FPGA中央處理器1-1的存儲控制信號輸入輸出端，數據組織與管理區(qū)1-11的時鐘信號輸出輸入端連接時鐘區(qū)1-17的時鐘信號輸入輸出端。
具體實施方式
三下面結合圖3說明本實施方式，本實施方式為對實施方式二的進一步說明，所述PC主處理器2-1采用MPC8280芯片實現，MPC8280芯片與二級60x總線連接，二級60x總線上掛接有復雜可編程邏輯器CPLD2-3、FLASH 芯片 2-4 和 BOOTROM 存儲器 2-5，MPC8280芯片與一級60x總線連接，一級60x總線上掛接SDRAM存儲器2_2，二級60x總線連接總線驅動區(qū)，總線驅動區(qū)連接一級60x總線，MPC8280芯片的UP接口程序在二級60x總線上實現，MPC8280芯片的UP接口程序連接UP接口邏輯區(qū)1-15 ；MPC8280芯片的MII接口程序通過其引腳FCC2實現，MPC8280芯片的MII接口程序連接MII接口邏輯區(qū)1-16 ；MPC8280芯片的引腳SMC2連接異步串行通訊口 UART2-7，
MPC8280芯片的引腳FCC3連接以太網接口 2-6。
具體實施方式
四下面結合圖3說明本實施方式，本實施方式為對實施方式三的進一步說明，所述以太網接口 2-6由RJ45以太網接口和RJ45型網卡接口組成，以太網接口
2-6連接MPC8280芯片的引腳FCC3，以太網接口 2_6連接RJ45型網卡接口。
具體實施方式
五下面結合圖3說明本實施方式，本實施方式為對實施方式三或四的進一步說明，所述異步串行通訊口 UART2-7由串口 RS232和RJll接口組成，串口 RS232連接MPC8280芯片的引腳SMC2,串口 RS232連接RJll接口。
具體實施方式
六下面結合圖3說明本實施方式，本實施方式為對實施方式五的進一步說明，所述POWER PC子板還包括RS422擴展接口、第一 RS485擴展接口和第二 RS485 擴展接口，RS422擴展接口連接MPC8280芯片的引腳SMCl，第一 RS485擴展接口連接MPC8280芯片的引腳TDMb，第二 RS485擴展接口連接MPC8280芯片的引腳TDMc。
具體實施方式
七下面結合圖3說明本實施方式，本實施方式為對實施方式三、四、五或六的進一步說明，所述MPC8280芯片的MII接口程序與MII接口邏輯區(qū)1_16之間的數據傳輸線包括數據線、發(fā)送控制信號線、接收控制信號線和時鐘信號線。
具體實施方式
八下面結合圖I至圖8說明本實施方式，本實施方式為對實施方式三、四、五、六或七的進一步說明，MPC8280芯片的UP接口程序與UP接口邏輯區(qū)1_15之間的數據傳輸線包括數據線、地址線、寫信號線、片選信號線和讀信號線。POWER PC子板2采用MPC8280作為主處理器，MPC8280外部總線工作頻率最高可達IOOMHz，核心頻率最大為400MHz，CPM的最大工作頻率為300MHz。POWER PC子板2的子系統主要有256Mbytes 的 60x BUS 的 SDRAM、128Mbytes 的 FLASH、bootflash、CPLD、RS232接口、IOOM以太網接口。其邏輯框圖如圖3所示。本實施方式中硬件平臺涉及到的FPGA內部對于數據處理、Power PC內部對于數據處理及相互之間的數據流向說明如圖2所示。FPGA為光纖通道硬件平臺的主要控制器件，實現對光纖通道協議處理中相關數據的組織，其主要功能如下所述一、對于高速信號的編解碼功能，需要發(fā)送的數據通過編碼功能，將并行數據轉換為串行數據，然后以串行的方式發(fā)出，經過SFP光模塊后，轉換為光信號傳送出去；接收數據為相反的過程，將高速的光信號轉換為高速電信號，然后通過解碼功能，轉換為并行數據處理；二、FPGA邏輯核心部分為數據組織與管理區(qū)1-11，用于實現PCI總線接口功能、與DDR2存儲器控制器接口功能、與Power PC間的UP接口和MII接口功能，分別敘述如下當有數據需要傳輸至控制計算機時，通過PCI總線接口進行通信；當有數據需要傳輸至DDR2存儲器時，首先需要由數據組織與管理區(qū)1-11將數據傳輸至DDR2存儲器控制器，然與再與DDR2存儲器交涉，與Power PC的通信也是類似的；三、DDR2存儲器控制區(qū)1_14與DDR2存儲器1_2間的信號包括地址與控制信號線ADDR/CTRL、數據線DQ和數據選通線DQS ；四、FPGA子板I與POWER PC子板2間通信接口包UP接口與MII接口，其中UP接口涉及的信號包括數據線DATA、地址線ADDR、寫信號WR、片選信號CS和讀信號RD ;MII接口涉及的信號包括數據線DATA、發(fā)送控制信號TXCTR、接收控制信號RXCTR和時鐘信號CLK。MPC8280 上電復位MPC8280的上電復位信號有效時，會引起包括硬復位和軟復位等一系列復位操作，在這些復位過程中初始化MPC8280的狀態(tài)。MPC8280的P0RESET#處理如下一、使用TI公司專用的電壓檢測芯片TPS3110K33DBVR，通過檢測電壓產生復位信號。當輸入電壓低于2. 94V時，它將產生一個約為130毫秒的復位信號，將該復位信號接到CPU。二、當按下復位鍵時，通過TPS3110K33DBVR來產生一個有效的復位信號。它屬于手動復位，產生的效果同檢測電壓產生的復位效果相同。MPC8280支持主模式和從模式兩種復位配置模式，主從配置模式在上電復位信號 P0RESET #的上升沿時，由RSTC0NF #信號的狀態(tài)決定。在光纖通道接口板上，RSTC0NF#通過跳線既可接低電平也可接高電平。RSTC0NF #接高電平時，MPC8280以默認的配置字工作，方便使用仿真器對MPC8280進行調試；正常工作時，需要將RSTC0NF #接低電平，MPC8280工作在主模式。上電復位配置時，MPC8280將讀取M0DCK[1 3]和M0DCKH
，來配置不同的時鐘工作模式。MODCK由上下接電阻決定高低電平，而MODCKH根據不同需要，可以從FLASHMEMORY讀取。M0DCK[1 3]和M0DCKH
在上電復位過程中保持不變，直到復位結束。配置完成后MPC8280的工作頻率不受硬件復位和軟件復位的影響。60x總線擴展SDRAM存儲器在Power PC子板上，60x總線上連接256Mbyte的SDRAM作為主存儲器，它占用的地址空間為0X0000000(T0X0FFFFFFF。SDRAM的數據線直接和60x總線的數據線相連，地址和數據總線未經驅動。主存儲器SDRAM選用MICRON公司TS0P54封裝的MT48LC32M16-A2芯片，單片MT48LC32M16-A2容量為64M字節(jié)，16比特數據接口，所以選用4片相同的SDRAM，這樣系統主存儲器的容量為256M字節(jié)，并且可以使得SDRAM接口數據總線寬度達到64位，即60x總線的位寬，硬件連接如圖6所示。FPGA子板支持32位的PCI總線接口，同時具有I個通道的64位數據總線的DDR2接口，2個通道的光接口以及同步和觸發(fā)接口，本設計中選擇用ALTERA公司的StratixIIGX系列型號為EP2SGX90E的FPGA，其引腳數量為1152。為實現FPGA的靈活配置，本設計中FPGA的采用兩種配置方案JTAG配置方案與AS配置方案。JTAG配置的連接關系如圖4所示。AS模式的配置方案中配置器件選用EPCS64，其連接關系如圖5所示。FPGA子板可以通過時間同步與時鐘同步接口獲得外界相應的時間、時鐘信息，同時也可以作為主設備，發(fā)送同步時間信息與時鐘。本實施方式中時間的獲取與發(fā)送有三種方式第一種方式表述如下，從模式的工作方式為通過IRIG-B碼輸入通道獲取同步時間信息，同時FPGA可作為主設備產生IRIG-B同步時間信息輸出；第二種方式表述如下，從模式的工作方式為通過SYNC_CLK_IN和SYNC_NRZ_IN輸入獲取同步時間信息，同時FPGA可作為主設備產生同步時間信息通過SYNC_CLK_0UT和SUNC_NRZ_0UT輸出；第三種方式表述如下，從模式的工作方式為通過板邊連接器SYNC_CLK_MATE和SYNC_NRZ_MATE獲取同步時間信息，同時FPGA可作為主設備從此接口將同步時間信息輸出。單板的觸發(fā)用于在多板卡系統中實現板卡間的協同工作。其邏輯關系如圖7所示。圖8為本發(fā)明裝置的外觀尺寸圖。
具體實施方式
九下面結合圖9說明本實施方式,本實施方式為基于實施方式一所述支持光纖通道協議的數據傳輸裝置的數據傳輸方法，它包括發(fā)送數據的方法，該發(fā)送數據的方法包括以下步驟步驟一數據傳輸裝置進行初始化，完成基于光纖通道協議的速率與發(fā)送配置；步驟二 控制計算機3通過PCI總線將欲發(fā)送數據寫至FPGA子板I并存儲在DDR2存儲器1-2 ；步驟三P0WER PC子板2讀取DDR2存儲器1_2內存儲的欲發(fā)送數據并進行處理； 步驟四P0WER PC子板2將步驟三中處理完成后的欲發(fā)送數據發(fā)送至FPGA子板1，FPGA子板I將所述數據通過第一 SFP光模塊1-3和第二 SFP光模塊1_4發(fā)送出去。
具體實施方式
十下面結合圖10說明本實施方式，本實施方式為對實施方式九的進一步說明，本實施方式還包括接收數據的方法，該接收數據的方法包括以下步驟步驟五數據傳輸裝置進行初始化，完成基于光纖通道協議的速率與發(fā)送配置；步驟六FPGA子板I通過第一 SFP光模塊1_3和第二 SFP光模塊1_4接收高速串行數據，并存儲至DDR2存儲器1-2 ；步驟七P0WER PC子板2從DDR2存儲器1_2中讀取接收到的串行數據，并進行處理；步驟八P0WER PC子板2將處理完成后的接收數據發(fā)送給FPGA子板1，該FPGA子板I將接收到的數據通過PCI總線傳輸至控制計算機3。
權利要求
1.一種支持光纖通道協議的數據傳輸裝置，它包括FPGA子板(I)、POWER PC子板(2)和控制計算機(3)，其特征在于FPGA子板(I)包括FPGA中央處理器(1_1 )、DDR2存儲器(1-2)、第一 SFP光模塊(1-3)和第二 SFP光模塊(1_4) ；POWER PC子板(2)包括PC主處理器(2-1)、SDRAM存儲器(2-2 )、復雜可編程邏輯器CPLD (2-3)、FLASH芯片(2-4 )、B00TR0M存儲器(2-5)、以太網接口(2-6)和異步串行通訊口 UART (2-7), FPGA中央處理器(1-1)的存儲控制信號輸入輸出端連接DDR2存儲器(1_2)的存儲控制信號輸出輸入端，FPGA中央處理器(1-1)的第一傳輸數據輸入輸出端連接第一 SFP光模塊(1-3)的數據輸出輸入端，FPGA中央處理器(1-1)的第二傳輸數據輸入輸出端連接第二SFP光模塊(1-4)的數據輸出輸入端，FPGA中央處理器(1_1)通過PCI總線接口與控制計算機(3)連接，FPGA中央處理器(1-1)的UP接口連接PC主處理器(2-1)的UP接口，FPGA中央處理器(1-1)的MII接口連接PC主處理器(2-1)的MII接口， PC主處理器(2-1)的數據存儲信號輸出輸入端連接SDRAM存儲器(2-2)的數據存儲信號輸入輸出端，PC主處理器(2-1)的邏輯信號輸出輸入端連接復雜可編程邏輯器CPLD(2-3)的邏輯信號輸入輸出端，PC主處理器(2-1)的FLASH信號輸出輸入端連接FLASH芯片(2-4)的FLASH信號輸入輸出端，PC主處理器(2_1)的BOOT信號輸出輸入端連接B00TR0M存儲器(2-5)的BOOT信號輸入輸出端，PC主處理器(2-1)上設置有以太網接口( 2_6)和異步串行通訊口 UART (2-7)。
2.根據權利要求I所述的支持光纖通道協議的數據傳輸裝置，其特征在于所述FPGA中央處理器(1-1)包括數據組織與管理區(qū)(1-11)、第一編解碼區(qū)(1-12)、第二編解碼區(qū)(1-13)、DDR2存儲器控制區(qū)(1-14)、UP接口邏輯區(qū)(1-15)、MII接口邏輯區(qū)(1-16)和時鐘區(qū)(1-17)， FPGA中央處理器(1-1)的數據組織與管理區(qū)(1-11)通過PCI總線接口與控制計算機(3)連接，數據組織與管理區(qū)(1-11)的第一編解碼信號輸入輸出端連接第一編解碼區(qū)(1-12)的編碼解碼信號輸出輸入端，第一編解碼區(qū)(1-12)的傳輸數據輸入輸出端為FPGA中央處理器(1-1)的第一傳輸數據輸入輸出端，數據組織與管理區(qū)(1-11)的第二編解碼信號輸入輸出端連接第二編解碼區(qū)(1-13)的編碼解碼信號輸出輸入端，第二編解碼區(qū)(1-13)的傳輸數據輸入輸出端為FPGA中央處理器(1-1)的第二傳輸數據輸入輸出端， 數據組織與管理區(qū)(1-11)的UP接口信號輸出輸入端連接UP接口邏輯區(qū)(1-15)的UP接口信號輸入輸出端，UP接口邏輯區(qū)(1-15)的UP接口信號輸出輸入端為FPGA中央處理器(1-1)的 UP 接口， 數據組織與管理區(qū)(1-11)的MII接口信號輸出輸入端連接MII接口邏輯區(qū)(1-16)的MII接口信號輸入輸出端，MII接口邏輯區(qū)(1-16)的MII接口信號輸出輸入端為FPGA中央處理器(1-1)的MII接口， 數據組織與管理區(qū)(1-11)的存儲控制信號輸入輸出端連接DDR2存儲器控制區(qū)(1-14)的存儲控制信號輸出輸入端，DDR2存儲器控制區(qū)(1-14)的存儲控制信號輸入輸出端為FPGA中央處理器(1-1)的存儲控制信號輸入輸出端， 數據組織與管理區(qū)(1-11)的時鐘信號輸出輸入端連接時鐘區(qū)(1-17)的時鐘信號輸入輸出端。
3.根據權利要求2所述的支持光纖通道協議的數據傳輸裝置，其特征在于所述PC主處理器(2-1)采用MPC8280芯片實現， MPC8280芯片與二級60x總線連接，二級60x總線上掛接有復雜可編程邏輯器CPLD (2-3)、FLASH 芯片(2-4 )和 BOOTROM 存儲器(2-5 )， MPC8280芯片與一級60x總線連接，一級60x總線上掛接SDRAM存儲器(2_2)， 二級60x總線連接總線驅動區(qū)，總線驅動區(qū)連接一級60x總線， MPC8280芯片的UP接口程序在二級60x總線上實現，MPC8280芯片的UP接口程序連接UP接口邏輯區(qū)(1-15)； MPC8280芯片的MII接口程序通過其引腳FCC2實現，MPC8280芯片的MII接口程序連接MII接口邏輯區(qū)(1-16)； MPC8280芯片的引腳SMC2連接異步串行通訊口 UART (2-7), MPC8280芯片的引腳FCC3連接以太網接口(2-6)。
4.根據權利要求3所述的支持光纖通道協議的數據傳輸裝置，其特征在于所述以太網接口(2-6)由RJ45以太網接口和RJ45型網卡接口組成，以太網接口(2_6)連接MPC8280芯片的引腳FCC3，以太網接口(2-6)連接RJ45型網卡接口。
5.根據權利要求3所述的支持光纖通道協議的數據傳輸裝置，其特征在于所述異步串行通訊口 UART (2-7)由串口 RS232和RJll接口組成，串口 RS232連接MPC8280芯片的引腳SMC2，串口 RS232連接RJll接口。
6.根據權利要求5所述的支持光纖通道協議的數據傳輸裝置，其特征在于所述POWERPC子板還包括RS422擴展接口、第一 RS485擴展接口和第二 RS485擴展接口， RS422擴展接口連接MPC8280芯片的引腳SMCl，第一 RS485擴展接口連接MPC8280芯片的引腳TDMb，第二 RS485擴展接口連接MPC8280芯片的引腳TDMc。
7.根據權利要求3所述的支持光纖通道協議的數據傳輸裝置，其特征在于所述MPC8280芯片的MII接口程序與MII接口邏輯區(qū)(1_16)之間的數據傳輸線包括數據線、發(fā)送控制信號線、接收控制信號線和時鐘信號線。
8.根據權利要求3所述的支持光纖通道協議的數據傳輸裝置，其特征在于MPC8280芯片的UP接口程序與UP接口邏輯區(qū)(1-15)之間的數據傳輸線包括數據線、地址線、寫信號線、片選信號線和讀信號線。
9.一種基于權利要求I所述支持光纖通道協議的數據傳輸裝置的數據傳輸方法，其特征在于它包括發(fā)送數據的方法，該發(fā)送數據的方法包括以下步驟 步驟一數據傳輸裝置進行初始化，完成基于光纖通道協議的速率與發(fā)送配置； 步驟二 控制計算機(3)通過PCI總線將欲發(fā)送數據寫至FPGA子板(I)并存儲在DDR2存儲器(1-2)；步驟三P0WER PC子板(2)讀取DDR2存儲器(1_2)內存儲的欲發(fā)送數據并進行處理；步驟四P0WER PC子板(2)將步驟三中處理完成后的欲發(fā)送數據發(fā)送至FPGA子板(1)，FPGA子板(I)將所述數據通過第一 SFP光模塊(1-3)和第二 SFP光模塊(1_4)發(fā)送出去。
10.根據權利要求9所述的支持光纖通道協議的數據傳輸方法，其特征在于它還包括接收數據的方法，該接收數據的方法包括以下步驟 步驟五數據傳輸裝置進行初始化，完成基于光纖通道協議的速率與發(fā)送配置； 步驟六FPGA子板(I)通過第一 SFP光模塊(1-3)和第二 SFP光模塊(1_4)接收高速串行數據，并存儲至DDR2存儲器(1-2)； 步驟七POWER PC子板(2)從DDR2存儲器(1-2)中讀取接收到的串行數據，并進行處理； 步驟八P0WER PC子板(2)將處理完成后的接收數據發(fā)送給FPGA子板(1)，該FPGA子板(I)將接收到的數據通過PCI總線傳輸至控制計算機(3 )。
全文摘要
支持光纖通道協議的數據傳輸裝置及傳輸方法，屬于數據傳輸技術領域。它解決了現有大容量、遠距離數據傳輸中，其數據傳輸方式不適于遠距離傳輸的問題。本發(fā)明高速數據的接收與發(fā)送緩存采用DDR2存儲器，高速串行數據的編碼、解碼利用FPGA子板實現，需要在硬件平臺上處理的數據采用Power PC嵌入式處理器實現；同時，可以通過板卡的PCI總線接口與控制計算機通信，完成相應數據與控制信息的傳送。本發(fā)明適用于遠距離數據傳輸。
文檔編號G06F13/38GK102833002SQ20121030267
公開日2012年12月19日 申請日期2012年8月23日 優(yōu)先權日2012年8月23日
發(fā)明者劉大同, 彭宇, 劉連勝, 劉川, 見其拓 申請人:哈爾濱工業(yè)大學