專利名稱：處理器、數(shù)據(jù)處理方法及包含該處理器的存儲(chǔ)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種存儲(chǔ)系統(tǒng)，更具體地，涉及存儲(chǔ)系統(tǒng)中一種能夠管理可變存取延遲的處理器、該處理器的ー種數(shù)據(jù)處理方法及ー種包含該處理器的存儲(chǔ)系統(tǒng)。
背景技術(shù)：
在包含多個(gè)與動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)連接操作的處理器的存儲(chǔ)系統(tǒng)中，當(dāng)所述處理器之一響應(yīng)存取命令正在存取DRAM時(shí)，其他處理器不能存取該DRAM。在這樣的存儲(chǔ)系統(tǒng)中，當(dāng)RAS/CAS延遲設(shè)置得很長，即使所述處理器之一的存取延遲是可變的，系統(tǒng)的性能也可能變差。一種分組方法可以用于連接所述多個(gè)處理器并避免系統(tǒng)性能的惡化。除了處理器中已有的DRAM控制器之外，這樣的分組方法還利用了邏輯。

發(fā)明內(nèi)容
本發(fā)明的示范性實(shí)施例包括能夠管理可變存取延遲的處理器、該處理器的ー種數(shù)據(jù)處理方法及ー種包含該處理器的存儲(chǔ)系統(tǒng)。根據(jù)本發(fā)明的示范性實(shí)施例，處理器包含被配置為從第二存儲(chǔ)控制器接收存取命令的模擬器，及配置為控制存儲(chǔ)器操作的第一存儲(chǔ)控制器。模擬器被配置為確定第一存儲(chǔ)控制器是否能夠相應(yīng)于存取命令執(zhí)行操作，并且在確定第一存儲(chǔ)控制器不能夠相應(yīng)于存取命令執(zhí)行操作時(shí)向第二存儲(chǔ)控制器發(fā)送等待信號(hào)。模擬器可以包含可操作地耦接到第二存儲(chǔ)控制器并配置為接收存取命令的存儲(chǔ)器接ロ，及配置為通過所述存儲(chǔ)接ロ向第二存儲(chǔ)控制器發(fā)送等待信號(hào)的模擬器控制器。模擬器可以包含配置為存儲(chǔ)從存儲(chǔ)器接收的讀數(shù)據(jù)以及要寫到存儲(chǔ)器的寫數(shù)據(jù)的高速緩沖存儲(chǔ)器；以及配置為控制高速緩沖存儲(chǔ)器的操作的高速緩沖控制器。模擬器可以包含配置為存儲(chǔ)從存儲(chǔ)器接收的讀數(shù)據(jù)的預(yù)取緩沖器，或包括配置為存儲(chǔ)要寫到存儲(chǔ)器的寫數(shù)據(jù)的寫緩沖器。存取命令可以包含優(yōu)先權(quán)信息，模擬器可以接收該優(yōu)先權(quán)信息、分析該優(yōu)先權(quán)信息，并根據(jù)分析結(jié)果控制第一存儲(chǔ)控制器相應(yīng)于存取命令執(zhí)行操作。優(yōu)先權(quán)信息可以包含芯片選擇信號(hào)或地址信號(hào)。根據(jù)本發(fā)明的示范性實(shí)施例，存儲(chǔ)系統(tǒng)包括存儲(chǔ)器和第二處理器，第二處理器包含通過第一處理器存取存儲(chǔ)器的第二存儲(chǔ)控制器。第一處理器包含配置為從第二存儲(chǔ)控制器接收存取命令的模擬器，及配置為控制存儲(chǔ)器操作的第一存儲(chǔ)控制器。模擬器被配置為確定第一存儲(chǔ)控制器是否能夠相應(yīng)于存取命令執(zhí)行操作，并且在確定第一存儲(chǔ)控制器不能夠相應(yīng)于存取命令執(zhí)行操作時(shí)向第二存儲(chǔ)控制器發(fā)送等待信號(hào)。模擬器可以包含可操作地耦接到第二存儲(chǔ)控制器并配置為接收存取命令的存儲(chǔ)器接ロ，及配置為通過所述存儲(chǔ)接ロ向第二存儲(chǔ)控制器發(fā)送等待信號(hào)的模擬器控制器。模擬器可以控制配置為存儲(chǔ)從存儲(chǔ)器接收的讀數(shù)據(jù)和要寫到存儲(chǔ)器的寫數(shù)據(jù)的高速緩沖存儲(chǔ)器，及配置為控制該高速緩沖存儲(chǔ)器的操作的高速緩沖控制器。
模擬器可以包含配置為存儲(chǔ)從存儲(chǔ)器接收的讀數(shù)據(jù)的預(yù)取緩沖器。模擬器可以包含配置為存儲(chǔ)要寫到存儲(chǔ)器的寫數(shù)據(jù)的寫緩沖器。第二處理器可以包含多個(gè)知識(shí)產(chǎn)權(quán)(IP)塊和內(nèi)部連接器，IP塊可以通過內(nèi)部連接器可操作地耦接到第二存儲(chǔ)控制器。根據(jù)本發(fā)明的示范性實(shí)施例，ー種數(shù)據(jù)處理方法包括從布置在第二處理器中的第二存儲(chǔ)控制器接收存取命令，確定第一處理器中的第一存儲(chǔ)控制器是否能夠相應(yīng)于該存取命令執(zhí)行操作，確定第一存儲(chǔ)控制器不能夠執(zhí)行操作時(shí)產(chǎn)生等待信號(hào)，向第二存儲(chǔ)控制器發(fā)送等待信號(hào)，并且在確定第一存儲(chǔ)控制器能夠執(zhí)行操作時(shí)執(zhí)行該操作。


通過參照附圖詳細(xì)描述示范性實(shí)施例，本發(fā)明的上述和其他特征將更加明顯，其中圖I是根據(jù)本發(fā)明的示范性實(shí)施例的存儲(chǔ)系統(tǒng)的框圖；圖2A到2D是根據(jù)本發(fā)明的示范性實(shí)施例的圖I所示模擬器的框圖；圖3是顯示了根據(jù)本發(fā)明的示范性實(shí)施例的、在圖I所示的存儲(chǔ)系統(tǒng)中讀數(shù)據(jù)的方法的流程圖；圖4是顯示了根據(jù)本發(fā)明的示范性實(shí)施例、在圖I所示的存儲(chǔ)系統(tǒng)中寫數(shù)據(jù)的方法的流程圖；圖5是根據(jù)本發(fā)明的示范性實(shí)施例、相應(yīng)于圖I所示的存儲(chǔ)系統(tǒng)的讀操作的時(shí)序圖；圖6是根據(jù)本發(fā)明的示范性實(shí)施例、相應(yīng)于圖I所示的存儲(chǔ)系統(tǒng)的寫操作的時(shí)序圖；圖7是顯示了根據(jù)本發(fā)明的示范性實(shí)施例、在圖I所示的存儲(chǔ)系統(tǒng)中讀數(shù)據(jù)的方法的流程圖；以及圖8是顯示了根據(jù)本發(fā)明的示范性實(shí)施例、在圖I所示的存儲(chǔ)系統(tǒng)中寫數(shù)據(jù)的方法的流程圖。
具體實(shí)施例方式下面將參照附圖更全面地描述本發(fā)明的示范性實(shí)施例。貫穿附圖，相似的參考數(shù)字可以指代相似的組件。應(yīng)當(dāng)理解，當(dāng)一個(gè)組件被指“可操作地耦接”到另ー個(gè)組件時(shí)，它可以直接連接或耦接到各一個(gè)組件或者可以出現(xiàn)中間組件。應(yīng)當(dāng)理解，雖然這里可以使用術(shù)語第一、第二等來描述各種組件，但是這些組件不應(yīng)該被這些術(shù)語所限制。這些術(shù)語只是用來將ー個(gè)組件區(qū)分于另ー個(gè)組件。例如，不脫離本公開的教導(dǎo)時(shí)，第一處理器可以被稱作第二處理器，而且類似地，第二處理器可以被稱作
第一處理器。這里使用的術(shù)語是用于描述特定實(shí)施例的目的，而不是意欲限制本發(fā)明。這里使用的単數(shù)形式“一”、“ー個(gè)”和“此”意在同樣包括復(fù)數(shù)形式，除非上下文清楚地指出除外。還應(yīng)當(dāng)理解，當(dāng)本說明書使用術(shù)語“包括了”和/或“包括”，或者“包含了”和/或“包含”吋，它們具體指所述特征、操作、組件和/或部件的存在，但是不排除由此而來的一個(gè)或更多其他特征、操作、組件、部件和/或它們的組的存在或補(bǔ)充。圖I是根據(jù)本發(fā)明的示范性實(shí)施例的存儲(chǔ)系統(tǒng)I的框圖。存儲(chǔ)系統(tǒng)I包括第一處理器100、第二處理器200及可操作地耦接到第一處理器100的存儲(chǔ)器300。第一處理器100可以包括第一存儲(chǔ)控制器110和模擬器120。第一處理器100也可以包括第一內(nèi)部連接器130和多個(gè)知識(shí)產(chǎn)權(quán)(IP)塊IP1、IP2……IPn。也可以利用IP模塊或IP內(nèi)核，并且所述IP塊、IP模塊或IP內(nèi)核可以執(zhí)行預(yù)定的功能。第一存儲(chǔ)控制器110、模擬器120和從IPl到IPn的IP塊可以通過第一內(nèi)部連接器130彼此可操作地耦接。第一存儲(chǔ)控制器110控制第一處理器100的操作。第一存儲(chǔ)控制器110可操作地耦接到存儲(chǔ)器300，將數(shù)據(jù)DATA寫到存儲(chǔ)器300和從存儲(chǔ)器300讀數(shù)據(jù)DATA。模擬器120可操作地耦接到第二處理器200包含的第二存儲(chǔ)控制器210，發(fā)送數(shù)據(jù)DATA到第二處理器200和從第二處理器200接收數(shù)據(jù)DATA。從第二存儲(chǔ)控制器210 —接 到存取命令A(yù)CC，模擬器120就檢查第一存儲(chǔ)控制器110，以確定第一存儲(chǔ)控制器110是否能夠相應(yīng)于存取命令A(yù)CC (如寫操作或讀操作)執(zhí)行操作，并且當(dāng)?shù)谝淮鎯?chǔ)控制器110不能夠執(zhí)行存取命令A(yù)CC時(shí)產(chǎn)生并發(fā)送等待信號(hào)WAIT到第二存儲(chǔ)控制器210。模擬器120可以接收包含優(yōu)先權(quán)信息的存取命令A(yù)CC，分析該優(yōu)先權(quán)信息，并基于分析結(jié)果請(qǐng)求第一存儲(chǔ)控制器110相應(yīng)于該存取命令A(yù)CC執(zhí)行操作。所述優(yōu)先權(quán)信息可以包括例如芯片選擇信號(hào)或地址信號(hào)。第二處理器200可以包含第二存儲(chǔ)控制器210、第二內(nèi)部連接器220及多個(gè)IP塊IPU IP2……IPm。也可以利用IP模塊或IP內(nèi)核，并且所述IP塊、IP模塊或IP內(nèi)核可以執(zhí)行預(yù)定的功能。從IPl到IPm的IP塊可以通過第二內(nèi)部連接器220可操作地耦接到第ニ存儲(chǔ)控制器210上。第二存儲(chǔ)控制器210控制第二處理器200的操作。第二存儲(chǔ)控制器210可操作地耦接到第一處理器100的模擬器120上，并發(fā)送存取命令A(yù)CC到模擬器120。另外，第二存儲(chǔ)控制器210從模擬器120接收等待信號(hào)WAIT。存儲(chǔ)器300存儲(chǔ)數(shù)據(jù)DATA。存儲(chǔ)器300可操作地耦接到第一處理器100的第一存儲(chǔ)控制器Iio上，并且在第一存儲(chǔ)控制器110的控制下從存儲(chǔ)器300讀數(shù)據(jù)DATA或?qū)憯?shù)據(jù)DATA到存儲(chǔ)器300。圖2A到2D是根據(jù)本發(fā)明的示范性實(shí)施例的圖I所示模擬器120的框圖。模擬器120可以包括，例如，如圖2A所示的存儲(chǔ)器接ロ 123和模擬器控制器121。存儲(chǔ)器接ロ 123可操作地耦接到第二存儲(chǔ)控制器210并接收存取命令A(yù)CC。模擬器控制器121控制模擬器120的操作。模擬器控制器121通過存儲(chǔ)器接ロ123從第二存儲(chǔ)控制器210接收存取命令A(yù)CC。當(dāng)接收到讀命令時(shí)，模擬器控制器121針對(duì)相應(yīng)于該讀命令的讀數(shù)據(jù)向第一存儲(chǔ)控制器110作出請(qǐng)求。該讀命令包含存儲(chǔ)器300中存儲(chǔ)位置的引用。當(dāng)接收到寫命令吋，模擬器控制器121發(fā)送該寫命令到第一存儲(chǔ)控制器110，并針對(duì)相應(yīng)于所述到存儲(chǔ)器300的寫命令的寫數(shù)據(jù)向第一存儲(chǔ)控制器110作出請(qǐng)求。當(dāng)從第二存儲(chǔ)控制器210接收到存取命令A(yù)CC時(shí)，模擬器控制器121確定第一存儲(chǔ)控制器Iio是否能夠相應(yīng)于該存取命令A(yù)CC執(zhí)行操作。當(dāng)確定第一存儲(chǔ)控制器110不能相應(yīng)于該存取命令A(yù)CC執(zhí)行操作吋，模擬器控制器121產(chǎn)生等待信號(hào)WAIT并通過存儲(chǔ)器接ロ 123發(fā)送該等待信號(hào)WAIT到第二存儲(chǔ)控制器210。模擬器控制器121可以接收來自第二存儲(chǔ)控制器210的開始寫數(shù)據(jù)到存儲(chǔ)器300的寫命令，或來自第二存儲(chǔ)控制器210的開始從存儲(chǔ)器300讀數(shù)據(jù)的讀命令。第一存儲(chǔ)控制器110當(dāng)前正在執(zhí)行寫操作(例如第一寫操作)或讀操作(例如第一讀操作)吋，該第一存儲(chǔ)控制器110不能夠執(zhí)行相應(yīng)于寫命令(例如第二寫命令)的另ー寫操作(例如第二寫操作)，或相應(yīng)于讀命令(例如第二讀命令)的另ー讀操作(例如第二讀操作)。當(dāng)?shù)谝淮鎯?chǔ)控制器110不能夠執(zhí)行第二寫或讀操作時(shí)，模擬器控制器121產(chǎn)生并發(fā)送等待信號(hào)WAIT到第二存儲(chǔ)控制器210。該等待信號(hào)WAIT通知第二存儲(chǔ)控制器210，相應(yīng)于第二寫命令或第二讀命令的操作尚未執(zhí)行。在示范性實(shí)施例中，模擬器120可以包括存儲(chǔ)可以寫到存儲(chǔ)器300的寫數(shù)據(jù)(例如第二寫數(shù)據(jù))的寫緩沖器129，如圖2B所示。在示范性實(shí)施例中，模擬器120可以包括存儲(chǔ)從存儲(chǔ)器300接收的讀數(shù)據(jù)(例如第二讀數(shù)據(jù))的預(yù)取緩沖器127，如圖2C所示。在示范性實(shí)施例中，模擬器120可以包括高速緩沖控制器125和高速緩沖存儲(chǔ)器 126，如圖2D所示。高速緩沖存儲(chǔ)器126受高速緩沖控制器125控制，可以存儲(chǔ)從存儲(chǔ)器300接收的第二讀數(shù)據(jù)或可以寫到存儲(chǔ)器300的第二寫數(shù)據(jù)。圖3是顯示了根據(jù)本發(fā)明的示范性實(shí)施例的在圖I所示的存儲(chǔ)系統(tǒng)I中讀數(shù)據(jù)的方法的流程圖。在參照?qǐng)DI到圖3描述如下的例子中，在操作S302，第一處理器100的模擬器120從第二處理器200的第二存儲(chǔ)控制器210接收第二讀命令。第二存儲(chǔ)控制器210和模擬器120通過存儲(chǔ)器接ロ 123彼此可操作地耦接，并且彼此通信數(shù)據(jù)DATA。一接到第二讀命令，在操作S304中模擬器控制器121就檢查第一存儲(chǔ)控制器110以確定第一存儲(chǔ)控制器110是否能夠執(zhí)行相應(yīng)于第二讀命令的第二讀操作。模擬器控制器121可以通過向第一存儲(chǔ)控制器110發(fā)送第二讀命令生成到第一存儲(chǔ)控制器Iio的請(qǐng)求以從存儲(chǔ)器300讀取數(shù)據(jù)。當(dāng)?shù)谝淮鎯?chǔ)控制器110不能執(zhí)行相應(yīng)于從模擬器120接收的第二讀命令的第二讀操作時(shí)(例如，當(dāng)?shù)谝淮鎯?chǔ)控制器110正在執(zhí)行對(duì)存儲(chǔ)器300的諸如第一讀操作或第一寫操作的存取操作吋)，第一存儲(chǔ)控制器110可以通知模擬器控制器121 :它現(xiàn)在不能執(zhí)行第二讀操作。在操作S304中，當(dāng)?shù)谝淮鎯?chǔ)控制器110能夠相應(yīng)于從模擬器120接收的第二讀命令讀取第二讀數(shù)據(jù)時(shí)，在操作S308中模擬器控制器121從第一存儲(chǔ)控制器110接收第二讀數(shù)據(jù)。模擬器控制器121在操作S310中接著通過存儲(chǔ)器接ロ 123向第二存儲(chǔ)控制器210
發(fā)送第二讀數(shù)據(jù)。在操作S304中，當(dāng)?shù)谝淮鎯?chǔ)控制器110不能夠讀取第二讀數(shù)據(jù)時(shí)，在操作S306中模擬器120產(chǎn)生并發(fā)送等待信號(hào)WAIT到第二存儲(chǔ)控制器210。模擬器120可以連續(xù)產(chǎn)生并發(fā)送該等待信號(hào)WAIT到第二存儲(chǔ)控制器210，直到第一存儲(chǔ)控制器110通知模擬器控制器121 :它能夠從存儲(chǔ)器300讀取第二讀數(shù)據(jù)。當(dāng)?shù)谝淮鎯?chǔ)控制器110變成能夠從存儲(chǔ)器300讀取第二讀數(shù)據(jù)時(shí)，第一存儲(chǔ)控制器110讀取第二讀數(shù)據(jù)并將其發(fā)送到模擬器120。在操作S308中模擬器120從第一存儲(chǔ)控制器110接收第二讀數(shù)據(jù)，并在操作S310中發(fā)送該第二讀數(shù)據(jù)到第二存儲(chǔ)控制器210。圖4是顯示了根據(jù)本發(fā)明的示范性實(shí)施例的在圖I所示的存儲(chǔ)系統(tǒng)I中寫數(shù)據(jù)的方法的流程圖。在參照?qǐng)DI到圖2D和圖4描述的例子中，在操作S402中，第一處理器100的模擬器120從第二處理器200的第二存儲(chǔ)控制器210接收第二寫命令。一旦接到第二寫命令，在操作S404中模擬器控制器121就檢查第一存儲(chǔ)控制器110以確定第一存儲(chǔ)控制器110是否能夠相應(yīng)于第二寫命令寫第二寫數(shù)據(jù)。模擬器控制器121可以通過向第一存儲(chǔ)控制器110發(fā)送第二寫命令生成到第一存儲(chǔ)控制器100的請(qǐng)求以寫第二寫數(shù)據(jù)到存儲(chǔ)器300。當(dāng)?shù)谝淮鎯?chǔ)控制器110不能執(zhí)行相應(yīng)于第二寫命令的第二寫操作時(shí)(例如，當(dāng)?shù)谝淮鎯?chǔ)控制器110正在執(zhí)行第一讀操作或第一寫操作吋)，第一存儲(chǔ)控制器110可以通知模擬器控制器121 :它現(xiàn)在不能執(zhí)行第二寫操作。在操作S404中，當(dāng)?shù)谝淮鎯?chǔ)控制器110能夠?qū)懙诙憯?shù)據(jù)時(shí)，在操作S408中第一 存儲(chǔ)控制器Iio執(zhí)行相應(yīng)于第二寫命令的第二寫操作。當(dāng)操作S404中第一存儲(chǔ)控制器110不能夠?qū)懙诙憯?shù)據(jù)時(shí)，在操作S406模擬器120產(chǎn)生并發(fā)送等待信號(hào)WAIT到第二存儲(chǔ)控制器210。模擬器120可以連續(xù)產(chǎn)生并發(fā)送該等待信號(hào)WAIT到第二存儲(chǔ)控制器210，直到第一存儲(chǔ)控制器110通知模擬器控制器121 :它能夠?qū)懙诙憯?shù)據(jù)到存儲(chǔ)器300。當(dāng)?shù)谝淮鎯?chǔ)控制器110變成能夠?qū)懙诙憯?shù)據(jù)到存儲(chǔ)器300時(shí)，在操作S408第一存儲(chǔ)控制器110執(zhí)行相應(yīng)于第二寫命令的第二寫操作。在示范性實(shí)施例中，圖3和圖4所示的方法可以包括使用模擬器120接收包含優(yōu)先權(quán)信息的存取命令A(yù)CC，分析該優(yōu)先權(quán)信息，基于分析結(jié)果執(zhí)行存取命令A(yù)CC。該優(yōu)先權(quán)信息可以包含，例如，芯片選擇信號(hào)或地址信號(hào)。圖5是根據(jù)本發(fā)明的示范性實(shí)施例的相應(yīng)于圖I所示存儲(chǔ)系統(tǒng)I的讀操作的時(shí)序圖500。該時(shí)序圖500包含時(shí)鐘信號(hào)CK、存取命令A(yù)CC、地址信號(hào)ADD、等待信號(hào)WAIT、數(shù)據(jù)選通信號(hào)DQS和數(shù)據(jù)DQ。在參照?qǐng)D5描述如下的例子中，CAS延遲是2，突發(fā)長度是4，但是該CAS延遲和突發(fā)長度不限于此。參照?qǐng)D5，模擬器120基于在時(shí)刻TO或T2從第二存儲(chǔ)控制器210接收的存取命令A(yù)CC (例如，讀命令READ)和地址信號(hào)ADD (例如，BA和Col η或BA和Col b)從第一存儲(chǔ)控制器110請(qǐng)求讀數(shù)據(jù)。當(dāng)?shù)谝淮鎯?chǔ)控制器110不能夠響應(yīng)時(shí)鐘信號(hào)CK在時(shí)刻Tl或T3立即執(zhí)行該讀命令READ時(shí)，模擬器120產(chǎn)生并發(fā)送等待信號(hào)WAITl或WAIT2到第二存儲(chǔ)控制器210。當(dāng)?shù)谝淮鎯?chǔ)控制器110在時(shí)刻Tw或Tw’變成能夠執(zhí)行讀命令READ吋，模擬器控制器121停止產(chǎn)生等待信號(hào)WAITl或WAIT2，并且第一存儲(chǔ)控制器110產(chǎn)生數(shù)據(jù)選通信號(hào)DQS。接著響應(yīng)該數(shù)據(jù)選通信號(hào)DQS的上升和下降沿，輸出數(shù)據(jù)DO η或DOb。在CAS延遲變成2之前可以開始產(chǎn)生等待信號(hào)WAITl或WAIT2，繼續(xù)直到準(zhǔn)備好執(zhí)行讀命令READ。例如，等待信號(hào)WAITl或WAIT2的產(chǎn)生可以從時(shí)刻Tl持續(xù)到時(shí)刻Tw，或者從時(shí)刻T3持續(xù)到時(shí)刻 Tw，。圖6是根據(jù)示范性實(shí)施例的相應(yīng)于圖I所示的存儲(chǔ)系統(tǒng)的寫操作的時(shí)序圖600。該時(shí)序圖600包含時(shí)鐘信號(hào)CK、存取命令A(yù)CC、地址信號(hào)ADD、等待信號(hào)WAIT、數(shù)據(jù)選通信號(hào)DQS、數(shù)據(jù)DQ和數(shù)據(jù)屏蔽信號(hào)DM。在參照?qǐng)D6描述的例子中，歪斜的tDQSS (例如DQS域和時(shí)鐘域之間的相對(duì)外部接ロ時(shí)間)大約為O. 75tCK，突發(fā)長度為4，但是該歪斜的tDQSS和突發(fā)長度不限于此。
參照?qǐng)D6，模擬器120在時(shí)刻TO或T2從第二存儲(chǔ)控制器210接收寫命令WRITE和地址信號(hào)ADD，在歪斜的tDQSS過去之后產(chǎn)生數(shù)據(jù)選通信號(hào)DQS。當(dāng)?shù)谝淮鎯?chǔ)控制器110不能立即執(zhí)行寫命令WRITE時(shí)，模擬器120產(chǎn)生并發(fā)送等待信號(hào)WAITl或WAIT2到第二存儲(chǔ)控制器210。當(dāng)?shù)谝淮鎯?chǔ)控制器110在時(shí)刻Tw或IV變成可以執(zhí)行寫命令WRITE時(shí)，模擬器控制器121停止產(chǎn)生等待信號(hào)WAITl或WAIT2，并且第一存儲(chǔ)控制器110產(chǎn)生數(shù)據(jù)選通信號(hào)DQS。接著響應(yīng)該數(shù)據(jù)選通信號(hào)DQS的上升和下降沿，寫數(shù)據(jù)Di b或Di η被寫入到存儲(chǔ)器300。在CAS延遲變成2之前可以開始產(chǎn)生等待信號(hào)WAITl或WAIT2，繼續(xù)直到準(zhǔn)備好執(zhí)行寫命令WRITE。例如，等待信號(hào)WAITl或WAIT2的產(chǎn)生可以從時(shí)刻Tl持續(xù)到時(shí)刻Tw，或者從時(shí)刻T3持續(xù)到時(shí)刻Tw’。
圖7是顯示了根據(jù)本發(fā)明的示范性實(shí)施例的在圖I所示的存儲(chǔ)系統(tǒng)I中讀數(shù)據(jù)的 方法的流程圖。在參照?qǐng)DI到2D和圖7描述如下的例子中，操作S702中第一處理器100的模擬器120從第二處理器200的第二存儲(chǔ)控制器210接收第二讀命令。第二存儲(chǔ)控制器210和模擬器120通過存儲(chǔ)器接ロ 123彼此可操作地耦接并彼此通信數(shù)據(jù)DATA。一旦接到第二讀命令，操作S704中模擬器控制器121就確定高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127是否能夠存儲(chǔ)相應(yīng)于第二讀命令的第二讀數(shù)據(jù)。模擬器控制器121可以將第二讀數(shù)據(jù)存儲(chǔ)到高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127中。例如，當(dāng)?shù)诙鎯?chǔ)控制器210請(qǐng)求從連續(xù)存儲(chǔ)器地址位置讀取的第二讀數(shù)據(jù)時(shí)，模擬器控制器121可以從第一存儲(chǔ)控制器110接收第二讀數(shù)據(jù)并在第二存儲(chǔ)控制器210請(qǐng)求該第二讀數(shù)據(jù)之前將其存儲(chǔ)到高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127中。例如，考慮這個(gè)例子第二存儲(chǔ)控制器210針對(duì)相應(yīng)于存儲(chǔ)器地址位置0001、
0010、0011、0100、0101、0110和0111的第二讀數(shù)據(jù)向第一處理器作出請(qǐng)求，按照0001、
0010、0011、0100、0101、0110和0111的順序。當(dāng)?shù)诙鎯?chǔ)控制器210已經(jīng)請(qǐng)求了相應(yīng)于存儲(chǔ)器地址位置0001到0101的第二讀數(shù)據(jù)吋，模擬器120可以從第一存儲(chǔ)控制器110接收相應(yīng)于隨后的存儲(chǔ)器地址位置(例如0110到0111)的第二讀數(shù)據(jù)，并將所述第二讀數(shù)據(jù)存儲(chǔ)在高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127中。當(dāng)操作S704中確定高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127能夠存儲(chǔ)第二讀數(shù)據(jù)時(shí)，操作S708中模擬器120將該第二讀數(shù)據(jù)存儲(chǔ)到高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127中。例如，模擬器120可以預(yù)先將待讀取的第二讀數(shù)據(jù)存儲(chǔ)到模擬器120中包含的高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127中。當(dāng)待讀的第二讀數(shù)據(jù)如上所述存儲(chǔ)在高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127中，模擬器120可以縮短第二存儲(chǔ)控制器210接收第二讀數(shù)據(jù)的等待時(shí)間。當(dāng)操作S704中確定高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127不能夠存儲(chǔ)第二讀數(shù)據(jù)時(shí)，在操作S706模擬器120產(chǎn)生并發(fā)送等待信號(hào)WAIT到第二存儲(chǔ)控制器210。模擬器120可以連續(xù)產(chǎn)生并發(fā)送該等待信號(hào)WAIT到第二存儲(chǔ)控制器210，直到高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127能夠存儲(chǔ)所述第二讀數(shù)據(jù)。當(dāng)高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127變成能夠存儲(chǔ)第二讀數(shù)據(jù)時(shí)，模擬器120停止產(chǎn)生等待信號(hào)WAIT并且在操作S708中第二讀數(shù)據(jù)存儲(chǔ)到高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127中。圖8是顯示了根據(jù)本發(fā)明的示范性實(shí)施例的在圖I所示的存儲(chǔ)系統(tǒng)I中寫數(shù)據(jù)的方法的流程圖。在參照?qǐng)DI到圖2D和圖8描述如下的例子中，在操作S802，第一處理器100的模擬器120從第二處理器200的第二存儲(chǔ)控制器210接收第二寫命令。一旦接到第二寫命令，操作S804中模擬器控制器121確定高速緩沖存儲(chǔ)器126或預(yù)取緩沖器127是否能夠存儲(chǔ)相應(yīng)于第二寫命令的第二寫數(shù)據(jù)。當(dāng)操作S804中確定高速緩沖存儲(chǔ)器126或?qū)懢彌_器129能夠存儲(chǔ)第二寫數(shù)據(jù)時(shí)，在操作S808模擬器控制器121將第二寫數(shù)據(jù)存儲(chǔ)到高速緩沖存儲(chǔ)器126或?qū)懢彌_器129中。 模擬器120可以預(yù)先在高速緩沖存儲(chǔ)器126或?qū)懢彌_器129中保證ー塊空間用于存儲(chǔ)相應(yīng)于第二寫命令的第二寫數(shù)據(jù)。當(dāng)如上所述第二寫數(shù)據(jù)存儲(chǔ)進(jìn)高速緩沖存儲(chǔ)器126或?qū)懢彌_器129時(shí)，模擬器120可以縮短第一存儲(chǔ)控制器110寫第二寫數(shù)據(jù)的等待時(shí)間。當(dāng)操作S804中確定高速緩沖存儲(chǔ)器126或?qū)懢彌_器129不能夠存儲(chǔ)第二寫數(shù)據(jù)時(shí)，在操作S806模擬器120產(chǎn)生并發(fā)送等待信號(hào)WAIT到第二存儲(chǔ)控制器210。當(dāng)高速緩沖存儲(chǔ)器126或?qū)懢彌_器129變成能夠存儲(chǔ)第二寫數(shù)據(jù)時(shí)，模擬器120停止產(chǎn)生等待信號(hào)WAIT并且在操作S808中第二寫數(shù)據(jù)被存儲(chǔ)到高速緩沖存儲(chǔ)器126或?qū)懢彌_器129。如上所述，根據(jù)本發(fā)明的示范性實(shí)施例，當(dāng)多個(gè)處理器之一正在執(zhí)行響應(yīng)存取命令的操作時(shí)，向其它處理器發(fā)送等待信號(hào)并可以管理該處理器的可變存取延遲。盡管已經(jīng)參照本發(fā)明的示范性實(shí)施例具體顯示并描述本發(fā)明，但是本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，在不脫離由所附權(quán)利要求書所限定的本發(fā)明的精神和范圍的情況下，可以在其中進(jìn)行形式和細(xì)節(jié)上的各種修改。對(duì)相關(guān)申請(qǐng)的交叉引用本申請(qǐng)要求于2011年5月30日向韓國特許廳提交的韓國專利申請(qǐng)No. 10-2011-0051253的優(yōu)先權(quán)，通過引用將其公開的全部內(nèi)容合并于此。
權(quán)利要求
1.一種處理器，包括 模擬器，配置為從第二存儲(chǔ)控制器接收存取命令 '及 第一存儲(chǔ)控制器，配置為控制存儲(chǔ)器的操作， 其中模擬器被配置為確定第一存儲(chǔ)控制器是否能夠執(zhí)行相應(yīng)于所述存取命令的操作，并且一旦確定第一存儲(chǔ)控制器不能執(zhí)行該操作，就向第二存儲(chǔ)控制器發(fā)送等待信號(hào)。
2.如權(quán)利要求I所述的處理器，其中模擬器包括 存儲(chǔ)器接ロ，可操作地耦接到第二存儲(chǔ)控制器并配置為接收存取命令；及 模擬器控制器，配置為通過存儲(chǔ)器接ロ發(fā)送等待信號(hào)到第二存儲(chǔ)控制器。
3.如權(quán)利要求I所述的處理器，其中模擬器包括 高速緩沖存儲(chǔ)器，配置為存儲(chǔ)從存儲(chǔ)器接收的讀數(shù)據(jù)和要寫到存儲(chǔ)器的寫數(shù)據(jù)；及 高速緩沖控制器，配置為控制該高速緩沖存儲(chǔ)器的操作。
4.如權(quán)利要求I所述的處理器，其中模擬器包括預(yù)取緩沖區(qū)，配置為存儲(chǔ)從存儲(chǔ)器接收的讀數(shù)據(jù)。
5.如權(quán)利要求I所述的處理器，其中模擬器包括寫緩沖區(qū)，配置為存儲(chǔ)要寫到存儲(chǔ)器的寫數(shù)據(jù)。
6.如權(quán)利要求I所述的處理器，其中存取命令包含優(yōu)先權(quán)信息，并且模擬器配置為分析該優(yōu)先權(quán)信息并基于分析結(jié)果執(zhí)行相應(yīng)于存取命令的操作。
7.如權(quán)利要求6所述的處理器，其中優(yōu)先權(quán)信息包含芯片選擇信號(hào)。
8.如權(quán)利要求6所述的處理器，其中優(yōu)先權(quán)信息包含地址信號(hào)。
9.如權(quán)利要求I所述的處理器，還包括 多個(gè)知識(shí)產(chǎn)權(quán)(IP)塊 '及 內(nèi)部連接器，可操作地耦接到模擬器、第一存儲(chǔ)控制器和所述多個(gè)IP塊。
10.ー種存儲(chǔ)系統(tǒng)，包括 存儲(chǔ)器；及 第二處理器，包括第二存儲(chǔ)控制器，配置為通過第一處理器存取該存儲(chǔ)器， 其中第一處理器包括 模擬器，配置為從第二存儲(chǔ)控制器接收存取命令，及 第一存儲(chǔ)控制器，配置為控制所述存儲(chǔ)器的操作， 其中模擬器配置為確定第一存儲(chǔ)控制器是否能夠執(zhí)行相應(yīng)于存取命令的操作，并且ー旦確定第一存儲(chǔ)控制器不能夠執(zhí)行該操作，就發(fā)送等待信號(hào)到第二存儲(chǔ)控制器。
11.如權(quán)利要求10所述的存儲(chǔ)系統(tǒng)，其中模擬器包括 存儲(chǔ)器接ロ，可操作地耦接到第二存儲(chǔ)控制器并配置為接收存取命令；及 模擬器控制器，配置為通過該存儲(chǔ)器接ロ發(fā)送等待信號(hào)到第二存儲(chǔ)控制器。
12.如權(quán)利要求10所述的存儲(chǔ)系統(tǒng)，其中模擬器包括 高速緩沖存儲(chǔ)器，配置為存儲(chǔ)從存儲(chǔ)器接收的讀數(shù)據(jù)或要寫到存儲(chǔ)器的寫數(shù)據(jù)；及 高速緩沖控制器，配置為控制該高速緩沖存儲(chǔ)器的操作。
13.如權(quán)利要求10所述的存儲(chǔ)系統(tǒng)，其中模擬器包括預(yù)取緩沖器，配置為存儲(chǔ)從存儲(chǔ)器接收的讀數(shù)據(jù)。
14.如權(quán)利要求10所述的存儲(chǔ)系統(tǒng)，其中模擬器包括寫緩沖器，配置為存儲(chǔ)要寫到存儲(chǔ)器的寫數(shù)據(jù)。
15.如權(quán)利要求10所述的存儲(chǔ)系統(tǒng)，其中第二處理器包括多個(gè)知識(shí)產(chǎn)權(quán)(IP)塊和內(nèi)部連接器，該IP塊通過該內(nèi)部連接器可操作地耦接到第二存儲(chǔ)控制器。
16.ー種數(shù)據(jù)處理方法，包括 從布置在第二處理器中的第二存儲(chǔ)控制器接收存取命令； 確定第一處理器中的第一存儲(chǔ)控制器是否能夠執(zhí)行相應(yīng)于該存取命令的操作； 一旦確定第一存儲(chǔ)控制器不能夠執(zhí)行該操作就產(chǎn)生等待信號(hào)； 發(fā)送該等待信號(hào)到第二存儲(chǔ)控制器；以及 一旦確定第一存儲(chǔ)控制器能夠執(zhí)行操作就執(zhí)行該操作。
17.如權(quán)利要求16所述的數(shù)據(jù)處理方法，其中所述操作是讀操作或?qū)懖僮鳌?br> 18.如權(quán)利要求16所述的數(shù)據(jù)處理方法，其中所述操作是對(duì)可操作地耦接到第一處理器的存儲(chǔ)器執(zhí)行。
19.如權(quán)利要求16所述的數(shù)據(jù)處理方法，還包括 一旦確定第一存儲(chǔ)控制器能夠執(zhí)行該操作，就產(chǎn)生數(shù)據(jù)選通信號(hào)；以及 當(dāng)該操作是讀操作吋，響應(yīng)于數(shù)據(jù)選通信號(hào)從存儲(chǔ)器讀數(shù)據(jù)， 當(dāng)該操作是寫操作吋，響應(yīng)于數(shù)據(jù)選通信號(hào)向存儲(chǔ)器寫數(shù)據(jù)。
20.如權(quán)利要求16所述的數(shù)據(jù)處理方法，還包括 將數(shù)據(jù)存儲(chǔ)在布置在第一處理器里的高速緩沖存儲(chǔ)器或預(yù)取緩沖器中，其中所述數(shù)據(jù)與存取命令相應(yīng)，并且在第二存儲(chǔ)控制器請(qǐng)求該數(shù)據(jù)之前存儲(chǔ)所述數(shù)據(jù)。
全文摘要
一種處理器，包括模擬器，配置為從第二存儲(chǔ)控制器接收存取命令，以及第一存儲(chǔ)控制器，配置為控制存儲(chǔ)器的操作。該模擬器被配置用于確定第一存儲(chǔ)控制器是否能夠執(zhí)行相應(yīng)于存取命令的操作，并且一旦確定第一存儲(chǔ)控制器不能夠執(zhí)行該操作，就發(fā)送等待信號(hào)到第二存儲(chǔ)控制器。
文檔編號(hào)G06F13/16GK102831085SQ20121017396
公開日2012年12月19日 申請(qǐng)日期2012年5月30日 優(yōu)先權(quán)日2011年5月30日
發(fā)明者鄭世雄, 孔在燮 申請(qǐng)人:三星電子株式會(huì)社