專利名稱：一種多端口隨機(jī)存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器技術(shù)，具體為一種多端口隨機(jī)存儲(chǔ)器。該電路主要用于數(shù)據(jù)存儲(chǔ)與交換領(lǐng)域，尤其是高速存儲(chǔ)器設(shè)備數(shù)據(jù)共享系統(tǒng)中。
背景技術(shù)：
在測(cè)控、儀器儀表、語(yǔ)音信號(hào)處理和圖像通信領(lǐng)域中往往需要多處理器分工與外部系統(tǒng)的通信、控制、數(shù)據(jù)采集和完成人機(jī)接口等功能。為了使CPU不致因?yàn)榈却鎯?chǔ)器讀寫(xiě)操作的完成而無(wú)事可做，可以采取一些加速CPU和存儲(chǔ)器之間有效傳輸?shù)奶厥獯胧?br> 在多機(jī)系統(tǒng)中，CPU之間的通信常采用以下幾種方式(1)串行通信。這種方式相對(duì)簡(jiǎn)單，因?yàn)槭艿讲ㄌ芈实南拗?，傳輸速度不快，業(yè)務(wù)量大的場(chǎng)合得不到很好的通信效果。(2)并行通信。利用CPU的I/O功能在CPU之間增加緩沖器或鎖存器來(lái)實(shí)現(xiàn)雙機(jī)通信，通信性能較串行通信雖有所提高，但仍然達(dá)不到理想的效果。(3)利用共享式存儲(chǔ)器。共享存儲(chǔ)器中的一種是DMA方式，其CPU和DMA控制器交替訪問(wèn)存儲(chǔ)器。DMA方式傳輸前，CPU要把總線控制權(quán)交給DMA控制器，由DMA控制器直接存取存儲(chǔ)器數(shù)據(jù)，在DMA控制器結(jié)束訪問(wèn)存儲(chǔ)器后，DMA控制器把總線控制權(quán)再交回給CPU，這種傳輸模式，CPU需要等待總線控制權(quán)。另外需要考慮的是，有些CPU不支持DMA功能。共享存儲(chǔ)器中的另一種是利用雙口 SRAM，雙端口存儲(chǔ)器是同一個(gè)存儲(chǔ)器具有兩組相互獨(dú)立的讀寫(xiě)控制線路，大大提高了通信效率，而且對(duì)CPU沒(méi)有過(guò)多的要求，特別適合異種CPU之間異步高速通信。但是對(duì)于多處理器分工協(xié)作的工作方式，要求存儲(chǔ)器具有多個(gè)端口，而雙口 RAM只有兩個(gè)端口，不能滿足工作要求。多處理器分工協(xié)作時(shí)需要存儲(chǔ)器數(shù)據(jù)共享，每個(gè)處理器都能讀寫(xiě)存儲(chǔ)器，因此要求存儲(chǔ)器為每個(gè)CPU都提供可讀寫(xiě)的訪問(wèn)端口。中國(guó)專利“多端口 RAM存儲(chǔ)裝置”(申請(qǐng)?zhí)?0817280. 3)公開(kāi)了一種多端口隨機(jī)存儲(chǔ)器技術(shù)方案。該方案主要講述了隨機(jī)存儲(chǔ)器多個(gè)串行輸入，一個(gè)串行輸出的用法。每個(gè)串行輸入經(jīng)過(guò)串并轉(zhuǎn)換，編碼存儲(chǔ)到隨機(jī)存儲(chǔ)器，輸出需要經(jīng)過(guò)解碼，并串轉(zhuǎn)換，然后由同一端口串行輸出。該發(fā)明分別經(jīng)過(guò)了串并轉(zhuǎn)換和并串轉(zhuǎn)換，雖然高效利用了端口資源，但是大大降低了存儲(chǔ)器存儲(chǔ)速度，與實(shí)際應(yīng)用要求尚存差距。

發(fā)明內(nèi)容
針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明擬解決的技術(shù)問(wèn)題是，提供一種多端口隨機(jī)存儲(chǔ)器。該存儲(chǔ)器可解決多處理器協(xié)同工作時(shí)，如何有效共享隨機(jī)存儲(chǔ)器的問(wèn)題，具有結(jié)構(gòu)簡(jiǎn)單，存儲(chǔ)速度快，資源配制性好，便于實(shí)際應(yīng)用等優(yōu)點(diǎn)。本發(fā)明解決所述技術(shù)問(wèn)題的技術(shù)解決方案是設(shè)計(jì)一種多端口隨機(jī)存儲(chǔ)器，其特征在于該存儲(chǔ)器為具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器，包括編碼、外設(shè)串并轉(zhuǎn)換、解碼、 雙口 RAM、并串轉(zhuǎn)換和串并轉(zhuǎn)換；編碼直接與雙口 RAM連接構(gòu)成第一個(gè)端口，用于與CPU連接；外設(shè)串并轉(zhuǎn)換經(jīng)解碼與雙口 RAM連接構(gòu)成第二個(gè)端口，用于與外設(shè)連接；并串轉(zhuǎn)換和串并轉(zhuǎn)換分別與雙口 RAM連接構(gòu)成第三個(gè)端口，用于與另一個(gè)具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器連接；所述的編碼、外設(shè)串并轉(zhuǎn)換、解碼、雙口 RAM、并串轉(zhuǎn)換和串并轉(zhuǎn)換全部通過(guò)門(mén)陣列軟件編程實(shí)現(xiàn)。與現(xiàn)有技術(shù)相比，本發(fā)明多端口隨機(jī)存儲(chǔ)器利用現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA設(shè)計(jì)，充分利用了 FPGA內(nèi)部豐富的硬件資源和VHDL語(yǔ)言的靈活性。設(shè)計(jì)的存儲(chǔ)器具有結(jié)構(gòu)簡(jiǎn)單，存儲(chǔ)速度快，系統(tǒng)分工明確，便于實(shí)際應(yīng)用等特點(diǎn)。


圖I是本發(fā)明多端口隨機(jī)存儲(chǔ)器及該存儲(chǔ)器單系統(tǒng)的一種實(shí)施例的組成結(jié)構(gòu)和工作原理框圖。圖2是本發(fā)明多端口隨機(jī)存儲(chǔ)器多系統(tǒng)的一種實(shí)施例的組成結(jié)構(gòu)框圖。具體實(shí)施例方式下面結(jié)合實(shí)施例及其附圖對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明設(shè)計(jì)的多端口隨機(jī)存儲(chǔ)器(簡(jiǎn)稱存儲(chǔ)器，參見(jiàn)圖1)，其特征在于該存儲(chǔ)器為具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器，包括編碼2、外設(shè)串并轉(zhuǎn)換4、解碼5、雙口 RAM6、并串轉(zhuǎn)換7和串并轉(zhuǎn)換8 ;編碼2直接與雙口 RAM6連接構(gòu)成第一個(gè)端口，用于與CPUl連接；夕卜設(shè)串并轉(zhuǎn)換4經(jīng)解碼5與雙口 RAM6連接構(gòu)成第二個(gè)端口，用于與外設(shè)3連接；并串轉(zhuǎn)換7和串并轉(zhuǎn)換8分別與雙口 RAM6連接構(gòu)成第三個(gè)端口，用于與另一個(gè)具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器連接。本發(fā)明所述的編碼2、外設(shè)串并轉(zhuǎn)換4、并串轉(zhuǎn)換7和串并轉(zhuǎn)換8相互之間沒(méi)有連接關(guān)系，但其各自分別與雙口 RAM6直接連接。在門(mén)陣列FPGA存儲(chǔ)器外部連接關(guān)系上，CPUl和外設(shè)3之間沒(méi)有連接關(guān)系，CPUl和外設(shè)3分別與所述門(mén)陣列FPGA存儲(chǔ)器的相應(yīng)端口相連接。本發(fā)明存儲(chǔ)器所述的編碼2、外設(shè)串并轉(zhuǎn)換4、解碼5、雙口 RAM6、并串轉(zhuǎn)換7和串并轉(zhuǎn)換8全部通過(guò)門(mén)陣列軟件編程實(shí)現(xiàn)。所述的CPUljFS 3及所述的門(mén)陣列FPGA存儲(chǔ)器構(gòu)成本發(fā)明存儲(chǔ)器的一個(gè)單系統(tǒng)。CPUl是并行數(shù)據(jù)，外設(shè)3是串行數(shù)據(jù)，雙口 RAM6是并行數(shù)據(jù)，單系統(tǒng)之間通信是串行數(shù)據(jù)。CPUljhS 3與雙口 RAM6三者端口不統(tǒng)一，CPUl操作雙口 RAM6，需要經(jīng)過(guò)編碼2進(jìn)行端口匹配。外設(shè)3操作雙口 RAM6，需要經(jīng)過(guò)外設(shè)串并轉(zhuǎn)換4、解碼5進(jìn)行端口匹配。雙口RAM6所處的單系統(tǒng)與雙口 RAM6’所處的單系統(tǒng)之間寫(xiě)數(shù)據(jù)需要經(jīng)過(guò)并串轉(zhuǎn)換7或串并轉(zhuǎn)換8完成端口匹配。本發(fā)明存儲(chǔ)器單系統(tǒng)之間能串行連接，并通過(guò)串行端口相互寫(xiě)數(shù)據(jù)。本發(fā)明存儲(chǔ)器的一個(gè)單系統(tǒng)由CPUljFS 3和一個(gè)具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器(即一個(gè)本發(fā)明所述的存儲(chǔ)器，包括編碼2、串并轉(zhuǎn)換4、解碼5、雙口 RAM6、并串轉(zhuǎn)換7和串并轉(zhuǎn)換8)構(gòu)成，CPUl經(jīng)第一個(gè)端口與存儲(chǔ)器連接，外設(shè)3經(jīng)第二個(gè)端口與存儲(chǔ)器連接，而第三個(gè)端口用于存儲(chǔ)器單系統(tǒng)之間的連接。另一個(gè)存儲(chǔ)器單系統(tǒng)由CPU1’、外設(shè)3’和一個(gè)具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器(即另一個(gè)本發(fā)明所述的存儲(chǔ)器，包括、編碼2’、外設(shè)3’、串并轉(zhuǎn)換4’、解碼5’、雙口 RAM6’、并串轉(zhuǎn)換7’和串并轉(zhuǎn)換8’)構(gòu)成，同樣，CPU1’經(jīng)第一個(gè)端口與該存儲(chǔ)器連接，外設(shè)3’經(jīng)第二個(gè)端口與該存儲(chǔ)器連接，而第三個(gè)端口用于該存儲(chǔ)器單系統(tǒng)之間的連接。換言之，所述的兩個(gè)存儲(chǔ)器單系統(tǒng)完全相同，兩者通過(guò)所述第三個(gè)端口串行連接，可以相互串行寫(xiě)數(shù)據(jù)。本發(fā)明雖然僅給出了兩個(gè)存儲(chǔ)器單系統(tǒng)連接的實(shí)施例，但容易理解，本發(fā)明存儲(chǔ)器單系統(tǒng)完全適用于兩個(gè)以上存儲(chǔ)器單系統(tǒng)的串行連接。本發(fā)明CPUl所指的是與存儲(chǔ)器相連接的外部處理器，用來(lái)對(duì)所設(shè)計(jì)的存儲(chǔ)器進(jìn)行讀寫(xiě)操作。本發(fā)明存儲(chǔ)器所述的編碼2用于數(shù) 據(jù)匹配。實(shí)施例的編碼2過(guò)程是門(mén)陣列FPGA處理CPUl數(shù)據(jù)的過(guò)程。CPUl的讀寫(xiě)方式、數(shù)據(jù)結(jié)構(gòu)與雙口 RAM6的讀寫(xiě)方式、數(shù)據(jù)結(jié)構(gòu)不一致，需要將CPUl的數(shù)據(jù)編碼成雙口 RAM6的數(shù)據(jù)，然后存儲(chǔ)到存儲(chǔ)器中共享，例如，CPUl是8位數(shù)據(jù)寬度的單片機(jī)，雙口 RAM6設(shè)計(jì)成16位數(shù)據(jù)寬度存儲(chǔ)器，因此需要將8位的單片機(jī)數(shù)據(jù)編碼成16位的數(shù)據(jù)，再存儲(chǔ)到雙口 RAM6中。本發(fā)明存儲(chǔ)器所述的外設(shè)3所指的是與存儲(chǔ)器相接的其他外部設(shè)備，用來(lái)對(duì)所設(shè)計(jì)的存儲(chǔ)器進(jìn)行讀寫(xiě)操作。外設(shè)3包括的種類很多，可以通過(guò)門(mén)陣列連接到一些特殊功能的芯片，如串口通信功能的芯片，1553B通信功能的芯片以及其他功能的芯片等。本發(fā)明存儲(chǔ)器所述的串并轉(zhuǎn)換4用于端口匹配。外設(shè)3是串行數(shù)據(jù)，雙口 RAM6是并行的數(shù)據(jù)，外設(shè)3訪問(wèn)雙口 RAM6必須經(jīng)過(guò)端口數(shù)據(jù)匹配，因此需要經(jīng)過(guò)外設(shè)串并轉(zhuǎn)換4。外設(shè)串并轉(zhuǎn)換4的作用是門(mén)陣列FPGA串行接收外設(shè)3的串行數(shù)據(jù)，然后轉(zhuǎn)換成并行數(shù)據(jù)的過(guò)程。本發(fā)明存儲(chǔ)器所述的解碼5用于數(shù)據(jù)匹配。解碼5的作用是將外設(shè)3進(jìn)行串并轉(zhuǎn)換后的并行數(shù)據(jù)解碼成存儲(chǔ)到雙口 RAM6中的數(shù)據(jù)。本發(fā)明存儲(chǔ)器所述的雙口 RAM6用于數(shù)據(jù)存儲(chǔ)及數(shù)據(jù)交互。雙口 RAM6作為數(shù)據(jù)存儲(chǔ)介質(zhì)用于被CPUljhS 3和本發(fā)明另一個(gè)存儲(chǔ)器單系統(tǒng)三者的讀寫(xiě)操作，是CPUljhS 3和本發(fā)明另一個(gè)存儲(chǔ)器單系統(tǒng)三者的數(shù)據(jù)交互與共享的平臺(tái)。本發(fā)明存儲(chǔ)器所述的并串轉(zhuǎn)換7用于數(shù)據(jù)匹配。雙口 RAM6是并行的數(shù)據(jù)，雙口RAM6向本發(fā)明另一個(gè)存儲(chǔ)器單系統(tǒng)寫(xiě)數(shù)據(jù)需要經(jīng)過(guò)并串轉(zhuǎn)換7。實(shí)施例的并串轉(zhuǎn)換7作用是將雙口 RAM6的并行數(shù)據(jù)轉(zhuǎn)換成本發(fā)明另一個(gè)存儲(chǔ)器單系統(tǒng)串行接收的數(shù)據(jù)。本發(fā)明存儲(chǔ)器所述的串并轉(zhuǎn)換8用于數(shù)據(jù)匹配。該雙口 RAM6是并行的數(shù)據(jù)，本發(fā)明另一個(gè)存儲(chǔ)器單系統(tǒng)向雙口 RAM6寫(xiě)數(shù)據(jù)需要經(jīng)過(guò)串并轉(zhuǎn)換8。串并轉(zhuǎn)換8就是將本發(fā)明另一個(gè)存儲(chǔ)器單系統(tǒng)的串行數(shù)據(jù)轉(zhuǎn)換成雙口 RAM6并行數(shù)據(jù)的過(guò)程。為提高單系統(tǒng)之間數(shù)據(jù)傳輸速度，本發(fā)明存儲(chǔ)器采用了串行差分傳輸技術(shù)。串行差分傳輸就是存儲(chǔ)器單系統(tǒng)之間數(shù)據(jù)傳輸采用了 LVDS信號(hào)傳輸技術(shù)的傳輸方式。本發(fā)明存儲(chǔ)器單系統(tǒng)與單系統(tǒng)之間數(shù)據(jù)傳輸?shù)亩丝谠O(shè)計(jì)成兩線差分形式，采用LVDS的低壓、差分信號(hào)傳輸方案，與常規(guī)的串行接口傳輸方案相比，具有串行傳輸速度快，低壓差，低功耗等特點(diǎn)。本發(fā)明多端口隨機(jī)存儲(chǔ)器多系統(tǒng)是由本發(fā)明兩個(gè)以上存儲(chǔ)器單系統(tǒng)通過(guò)所述第三個(gè)端口串行連接組網(wǎng)構(gòu)成的。CPUIjFS 3及本發(fā)明存儲(chǔ)器構(gòu)成一個(gè)存儲(chǔ)器單系統(tǒng)，多個(gè)這樣的單系統(tǒng)采用串行差分傳輸接口串行連接構(gòu)成存儲(chǔ)器多系統(tǒng)。例如，存儲(chǔ)器單系統(tǒng)9，存儲(chǔ)器單系統(tǒng)10和存儲(chǔ)器單系統(tǒng)11分別都是本發(fā)明存儲(chǔ)器單系統(tǒng)。存儲(chǔ)器單系統(tǒng)9，存儲(chǔ)器單系統(tǒng)10和存儲(chǔ)器單系統(tǒng)11分別都連接在串行差分傳輸接口上。沒(méi)有寫(xiě)操作時(shí)，任何一個(gè)存儲(chǔ)器單系統(tǒng)都不占用串行差分傳輸接口，而當(dāng)任何一個(gè)存儲(chǔ)器單系統(tǒng)被執(zhí)行寫(xiě)操作時(shí)，僅該存儲(chǔ)器單系統(tǒng)占用串行差分接口進(jìn)行寫(xiě)操作，并通過(guò)串行差分接口向其他存儲(chǔ)器寫(xiě)出數(shù)據(jù)。例如，當(dāng)存儲(chǔ)器單系統(tǒng)9中的存儲(chǔ)器被與它直連的CPU或外設(shè)寫(xiě)入數(shù)據(jù)時(shí)，存儲(chǔ)器單系統(tǒng)9就會(huì)占用串行差分接口，并向存儲(chǔ)器單系統(tǒng)10和存儲(chǔ)器單系統(tǒng)11發(fā)出寫(xiě)操作，寫(xiě)操作完畢后，就立即釋放串行差分接口。本發(fā)明存儲(chǔ)器可實(shí)現(xiàn)多端口存儲(chǔ)器讀數(shù)據(jù)互不干擾，寫(xiě)數(shù)據(jù)各地址數(shù)據(jù)更新保持一致。其工作原理和過(guò)程是利用可編程邏輯門(mén)陣列FPGA設(shè)計(jì)帶有串行差分接口的雙口RAM,雙口 RAM中的數(shù)據(jù)可以通過(guò)串行差分接口傳送，多個(gè)本發(fā)明的存儲(chǔ)器通過(guò)串行差分接口串行更新數(shù)據(jù)。本發(fā)明是將雙口 RAM設(shè)計(jì)成三個(gè)端口，第一個(gè)端口設(shè)計(jì)成與CPU相連的并行接口，即圖I中CPUl與編碼2之間的接口，第二個(gè)端口設(shè)計(jì)成和外設(shè)相連的串行端口，即外設(shè)3與串并轉(zhuǎn)換4之間的接口，第三個(gè)端口設(shè)計(jì)成可以被寫(xiě)入、寫(xiě)出的串行差分接口，即圖I中并串轉(zhuǎn)換7，串并轉(zhuǎn)換8與另外一個(gè)本發(fā)明存儲(chǔ)器單系統(tǒng)之間的接口。讀操作時(shí)，處理器或外設(shè)發(fā)出讀指令，讀取與該處理器直接相連的雙口 RAM中對(duì)應(yīng)地址的數(shù)據(jù)。寫(xiě)操作時(shí)，處理器或外設(shè)向與其直連的雙口 RAM中寫(xiě)數(shù)據(jù)，該被寫(xiě)雙口 RAM占用串行差分接口，該雙口 RAM通過(guò)串行差分端口向串行連線上的其他存儲(chǔ)器的同一地址串行寫(xiě)入數(shù)據(jù)，寫(xiě)操作完畢立即釋放串行差分接口。這樣就保證了多個(gè)處理器協(xié)同工作時(shí)，讀寫(xiě)存儲(chǔ)器互不干擾，數(shù)據(jù)更新保持一致的效果，最終達(dá)到資源共享，充分發(fā)揮多CPU協(xié)同工作的優(yōu)勢(shì)。 本發(fā)明存儲(chǔ)器由可編程器件FPGA實(shí)現(xiàn)，能方便靈活的控制雙口 RAM容量的大小，數(shù)據(jù)位寬，增強(qiáng)了設(shè)計(jì)的靈活性和資源的可配置性。所述可編程器件FPGA的軟件依據(jù)本發(fā)明所述，本領(lǐng)域技術(shù)人員不難具體給出。存儲(chǔ)器間相互通信設(shè)計(jì)成串行差分接口，有效提高抗EMI能力，高速傳輸數(shù)據(jù)品質(zhì)得到保證。以上實(shí)施例僅是對(duì)本發(fā)明高速多端口隨機(jī)存儲(chǔ)器具體應(yīng)用例子，并不限制本申請(qǐng)權(quán)利要求。凡是在本申請(qǐng)權(quán)利要求技術(shù)方案上進(jìn)行的修改和非本質(zhì)改進(jìn)的，均在本申請(qǐng)權(quán)利要求保護(hù)范圍之內(nèi)。本發(fā)明未述及之處適用于現(xiàn)有技術(shù)。
權(quán)利要求
1.一種多端口隨機(jī)存儲(chǔ)器，其特征在于該存儲(chǔ)器為具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器，包括編碼、外設(shè)串并轉(zhuǎn)換、解碼、雙口 RAM、并串轉(zhuǎn)換和串并轉(zhuǎn)換；編碼直接與雙口 RAM連接構(gòu)成第一個(gè)端口，用于與CPU連接；外設(shè)串并轉(zhuǎn)換經(jīng)解碼與雙口 RAM連接構(gòu)成第二個(gè)端口，用于與外設(shè)連接；并串轉(zhuǎn)換和串并轉(zhuǎn)換分別與雙口 RAM連接構(gòu)成第三個(gè)端口，用于與另一個(gè)具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器連接；所述的編碼、外設(shè)串并轉(zhuǎn)換、解碼、雙口 RAM、并串轉(zhuǎn)換和串并轉(zhuǎn)換全部通過(guò)門(mén)陣列軟件編程實(shí)現(xiàn)。
2.根據(jù)權(quán)利要求I所述的多端口隨機(jī)存儲(chǔ)器，其特征在于由CPU、外設(shè)和所述具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器構(gòu)成存儲(chǔ)器單系統(tǒng)，CPU經(jīng)第一個(gè)端口與存儲(chǔ)器連接，外設(shè)經(jīng)第二個(gè)端口與存儲(chǔ)器連接，而第三個(gè)端口用于存儲(chǔ)器單系統(tǒng)之間的連接。
3.根據(jù)權(quán)利要求I所述的多端口隨機(jī)存儲(chǔ)器，其特征在于兩個(gè)存儲(chǔ)器單系統(tǒng)之間通過(guò)所述第三個(gè)端口串行連接，并通過(guò)串行端口相互寫(xiě)數(shù)據(jù)。
4.根據(jù)權(quán)利要求I所述的多端口隨機(jī)存儲(chǔ)器，其特征在于所述存儲(chǔ)器單系統(tǒng)之?dāng)?shù)據(jù)傳輸?shù)亩丝谠O(shè)計(jì)成兩線差分形式，采用LVDS的低壓、差分信號(hào)傳輸方案。
5.根據(jù)權(quán)利要求I所述的多端口隨機(jī)存儲(chǔ)器，其特征在于所述兩個(gè)以上所述存儲(chǔ)器單系統(tǒng)通過(guò)所述第三個(gè)端口串行連接組網(wǎng)構(gòu)成多端口隨機(jī)存儲(chǔ)器多系統(tǒng)。
6.根據(jù)權(quán)利要求5所述的多端口隨機(jī)存儲(chǔ)器，其特征在于所述的串行連接采用串行差分傳輸接口。
全文摘要
本發(fā)明公開(kāi)一種多端口隨機(jī)存儲(chǔ)器，其特征在于該存儲(chǔ)器為具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器，包括編碼、外設(shè)串并轉(zhuǎn)換、解碼、雙口RAM、并串轉(zhuǎn)換和串并轉(zhuǎn)換；編碼直接與雙口RAM連接構(gòu)成第一個(gè)端口，用于與CPU連接；外設(shè)串并轉(zhuǎn)換經(jīng)解碼與雙口RAM連接構(gòu)成第二個(gè)端口，用于與外設(shè)連接；并串轉(zhuǎn)換和串并轉(zhuǎn)換分別與雙口RAM連接構(gòu)成第三個(gè)端口，用于與另一個(gè)具有三個(gè)端口的門(mén)陣列FPGA存儲(chǔ)器連接;所述的編碼、外設(shè)串并轉(zhuǎn)換、解碼、雙口RAM、并串轉(zhuǎn)換和串并轉(zhuǎn)換全部通過(guò)門(mén)陣列軟件編程實(shí)現(xiàn)。
文檔編號(hào)G06F13/40GK102662887SQ201210133960
公開(kāi)日2012年9月12日 申請(qǐng)日期2012年5月3日 優(yōu)先權(quán)日2012年5月3日
發(fā)明者劉炳坤, 寧立革, 張世強(qiáng), 張凱, 蔡勇 申請(qǐng)人:天津市英貝特航天科技有限公司