專利名稱：用于在處理器模塊之間傳輸數(shù)據(jù)的方法和電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于在處理器芯片之間的數(shù)據(jù)傳輸?shù)姆椒ê碗娐费b置。
背景技術(shù)：
對(duì)于各種各樣的汽車功能，機(jī)動(dòng)車輛使電子控制單元(ECU)得以廣泛應(yīng)用。在本文中，存在安全關(guān)鍵應(yīng)用(例如制動(dòng))和非安全關(guān)鍵應(yīng)用(例如諸如空調(diào)，座椅加熱等的舒適功能)的控制單元(ECU)。出于安全原因，具有被不同地分類的安全要求(ASIL級(jí)別)的控制單元通常由分離的，單獨(dú)的電子控制單元實(shí)現(xiàn)，所述電子控制單元本質(zhì)上能夠經(jīng)由已知的數(shù)字車輛數(shù)據(jù)總線連接彼此通信。用于ECU通訊的已知車輛數(shù)據(jù)總線系統(tǒng)的例子是CAN和 F丨 ex Ra V 。

發(fā)明內(nèi)容
本發(fā)明的目的特別是借助需要安裝在車輛中的較少控制單元，減小機(jī)動(dòng)車輛中的硬件參與。本發(fā)明通過獨(dú)立的機(jī)動(dòng)車輛控制單元權(quán)利要求中定義的控制單元來實(shí)現(xiàn)該目的。文件US5251304和US5812881公開了將本質(zhì)上已知的多個(gè)并行復(fù)雜總線接口用于在集成微電子芯片(例如處理器芯片)之間的數(shù)據(jù)傳輸?shù)膶?shí)踐。通常，提供這些總線接口用于地址，控制信號(hào)和數(shù)據(jù)的傳輸。這導(dǎo)致這些固有已知的復(fù)雜總線系統(tǒng)(完整的并行總線接口)對(duì)于在集成電子芯片之間的數(shù)據(jù)交換是相對(duì)昂貴的解決方案。本發(fā)明涉及提供電子芯片接口的思想，所述接口比固有已知的接口更便宜并同樣可以被更靈活地使用，并且特別地甚至是擴(kuò)展和改進(jìn)的。根據(jù)一個(gè)實(shí)施例，提供包括靈活的，可重新配置的，并且相對(duì)簡(jiǎn)易設(shè)計(jì)和可靠的并行雙向數(shù)字接口的電路裝置。該接口允許在微控制器之間與到外圍單元連接的總線系統(tǒng)相獨(dú)立的通信。根據(jù)一個(gè)實(shí)施例，根據(jù)本發(fā)明的接口擴(kuò)展在W02004/049159中描述的電子數(shù)據(jù)處理(EDP)接口的概念。該接口的專用功能是，用于保留經(jīng)由總線傳輸?shù)臄?shù)據(jù)的緩存是FIFO(先進(jìn)-先出)存儲(chǔ)器。由此獲得的效果特別是能夠在雙核(特別是多核)微處理器系統(tǒng)之間通信。由此獲得的優(yōu)點(diǎn)特別是可能更容易并更便宜地將外部控制器功能并入電子控制單元中。通過舉例的方式，兩個(gè)具有不同安全級(jí)別的控制軟件的微控制器可被合并入控制單元中，所述兩個(gè)微控制器沒有具有用于形成在此所述的數(shù)字并行接口的電路裝置，所述兩個(gè)微控制器經(jīng)由所述數(shù)字并行接口直接彼此連接。該架構(gòu)允許具有不同的安全級(jí)別應(yīng)用的合并，而例如具有低安全級(jí)別的應(yīng)用不會(huì)影響具有高安全級(jí)別的應(yīng)用。特別是，具有較低安全級(jí)別的微控制器不直接訪問具有高安全級(jí)別的微控制器的總線系統(tǒng)。現(xiàn)在同樣能夠使用這點(diǎn)來實(shí)現(xiàn)復(fù)雜的OEM軟件，其中與在用于安全關(guān)鍵應(yīng)用的軟件功能結(jié)合的控制單元中，由于存儲(chǔ)器限制(和其他限制)，所述復(fù)雜的OEM軟件對(duì)于安全關(guān)鍵應(yīng)用在常規(guī)多核微處理器中是不可實(shí)施的。然而，在這種情況下，在微控制器級(jí)別上仍然存在具有不同安全級(jí)別的軟件分離，因此不使用高安全標(biāo)準(zhǔn)檢測(cè)的OEM軟件，例如一種制動(dòng)軟件，不會(huì)在錯(cuò)誤的情況下干擾用于制動(dòng)的軟件。 根據(jù)一個(gè)實(shí)施例，本發(fā)明涉及用于形成數(shù)字接口的電路裝置。根據(jù)本發(fā)明的接口隨之也可稱為IPL(“處理器間鏈接(Inter Processor Link)”)接口。當(dāng)連接微處理器系統(tǒng)時(shí)，這包括交換數(shù)據(jù)的數(shù)字?jǐn)?shù)據(jù)總線，其中該數(shù)據(jù)交換可雙向(發(fā)送和接收，或讀取和寫入)發(fā)生，并且當(dāng)發(fā)送數(shù)據(jù)時(shí)，所述電路裝置作為總線主設(shè)備產(chǎn)生總線時(shí)鐘，并且當(dāng)接收數(shù)據(jù)時(shí)基于接收到的時(shí)鐘信號(hào)作為總線從設(shè)備運(yùn)行，所述電路裝置包括至少一個(gè)用于發(fā)送數(shù)據(jù)的FIFO存儲(chǔ)器，和/或至少一個(gè)用于接收數(shù)據(jù)的FIFO存儲(chǔ)器。根據(jù)一個(gè)實(shí)施例，在發(fā)送模式和接收模式之間可重新配置接口，其中基于在彼此通信的IPL的接口之間相互交換的控制信號(hào)而自動(dòng)發(fā)生重新配置。因此，每個(gè)IPL接口可以具有至少一個(gè)二極控制信號(hào)端口，其中一極用作輸入，而另一極用作輸出，其中兩極以交叉的方式連接到相對(duì)的接口。所述電路裝置優(yōu)選地包含對(duì)于并行總線接口可配置的傳輸參數(shù)。根據(jù)本發(fā)明，這些并行的完整總線接口也意味著被簡(jiǎn)化使得確保高數(shù)據(jù)吞吐量以及同時(shí)配置的更多靈活性。取決于在芯片上的可用引腳，優(yōu)選地可自定義總線的可用寬度。例如，4，8或16位的數(shù)據(jù)長度。優(yōu)選地可將傳輸速度與通信芯片的內(nèi)部時(shí)鐘頻率相匹配。優(yōu)選地可自由選擇移位操作的時(shí)鐘信號(hào)的極性。此外，優(yōu)選地可根據(jù)如例如當(dāng)接收器能夠模擬計(jì)時(shí)時(shí)所需，屏蔽掉這個(gè)時(shí)鐘信號(hào)。配置優(yōu)選地允許使用CRC (循環(huán)冗余校驗(yàn))校驗(yàn)和保護(hù)所傳輸?shù)臄?shù)據(jù)。將DMA模塊理解為意為用于“直接存儲(chǔ)器訪問”的控制器，也就是說，在沒有微處理器的協(xié)助下允許直接存儲(chǔ)器存取的電路模塊。在一個(gè)規(guī)定的配置中，芯片可以優(yōu)選地通過控制信號(hào)為芯片啟動(dòng)DMA請(qǐng)求，從而其它芯片提供數(shù)據(jù)并允許從所述第一芯片讀取數(shù)據(jù)。 根據(jù)本發(fā)明的微處理器系統(tǒng)優(yōu)選是微控制器。根據(jù)一個(gè)實(shí)施例，提供了用于在微處理器系統(tǒng)或微控制器之間的雙向數(shù)據(jù)交換的電路裝置。所述電路裝置包括具有并行雙向數(shù)據(jù)端口的并行雙向數(shù)字接口，用于數(shù)據(jù)流量控制的至少二極控制信號(hào)端口和至少一個(gè)雙向時(shí)鐘信號(hào)端口。建立所述電路裝置以將施加到控制信號(hào)端口的信號(hào)作為用于在發(fā)送模式和接收模式之間轉(zhuǎn)換的基礎(chǔ)，其中在輸出模式中所述電路裝置作為總線主設(shè)備產(chǎn)生總線時(shí)鐘并將其輸出到時(shí)鐘信號(hào)端口上，并且在接收數(shù)據(jù)時(shí)作為總線從設(shè)備基于從時(shí)鐘信號(hào)端口接收的時(shí)鐘信號(hào)來運(yùn)行。根據(jù)一個(gè)實(shí)施例，所述并行雙向數(shù)字接口沒有地址線端口。根據(jù)一個(gè)實(shí)施例，所述電路裝置還具有總線接口，所述總線接口例如可以包括數(shù)據(jù)端口和地址端口。所述總線接口可被用于將所述電路裝置連接到微處理器。因此，所述電路裝置提供了到微處理器的總線系統(tǒng)的連接。根據(jù)一個(gè)實(shí)施例，所述電路裝置包括用于發(fā)送數(shù)據(jù)的FIFO存儲(chǔ)器和用于接收數(shù)據(jù)的FIFO存儲(chǔ)器。所述FIFO存儲(chǔ)器用于緩沖存儲(chǔ)數(shù)據(jù)。
根據(jù)一個(gè)實(shí)施例，所述電路裝置包括沖突避免機(jī)制，其被設(shè)置為僅在用于來自相對(duì)側(cè)的控制信號(hào)的控制信號(hào)端口上的檢查后啟動(dòng)數(shù)據(jù)傳輸。所述沖突避免機(jī)制用于避免沖突，所述沖突可在彼此通信的兩個(gè)接口同時(shí)準(zhǔn)備發(fā)送時(shí)產(chǎn)生。特別是，根據(jù)一個(gè)實(shí)施例，這可通過對(duì)每個(gè)接口提供基于沖突的識(shí)別，在作出新的發(fā)送嘗試之前等待為該接口事先規(guī)定的等待時(shí)間來完成。這使得可以確保在不同時(shí)間重復(fù)新的發(fā)送嘗試并因此僅有兩個(gè)接口中的一個(gè)活躍為總線主設(shè)備。根據(jù)一個(gè)實(shí)施例，可以將所述電路裝置變換到至少一個(gè)從設(shè)備發(fā)送模式，在所述模式下，基于從時(shí)鐘信號(hào)端口接收的時(shí)鐘信號(hào)的，所述電路裝置作為總線從設(shè)備運(yùn)行，并且基于來自相對(duì)接口的請(qǐng)求發(fā)送數(shù)據(jù)。從設(shè)備發(fā)送模式是用于沒有專用從設(shè)備模式的接口的兼容模式。根據(jù)一個(gè)實(shí)施例，提供了微處理器系統(tǒng)(微控制器)。微處理器系統(tǒng)包括至少一個(gè)具有總線系統(tǒng)的微處理器，具有IPL接口和總線接口的電路裝置，所述總線接口連接到微處理器的總線系統(tǒng)，存儲(chǔ)器和訪問存儲(chǔ)器的DMA模塊，其中所述DMA模塊可由所述電路裝置獨(dú)立于微處理器進(jìn)行驅(qū)動(dòng)?？蓪⑺龃鎯?chǔ)器和DMA模塊連接至微處理器的總線系統(tǒng)。因此，所述電路裝置提供了用于獨(dú)立于微處理器的總線系統(tǒng)的另外的微處理器的連接的并行雙向接口。在各種情況下，不需要直接訪問其它處理器的相應(yīng)總線系統(tǒng)，所述微處理器就可以經(jīng)由所述并行雙向接口彼此連接。當(dāng)耦合微處理器具有不同的安全級(jí)別時(shí)，這是特別有利的。


進(jìn)一步優(yōu)選的實(shí)施方案在從屬權(quán)利要求和參照附圖的示例性實(shí)施例的如下描述中體現(xiàn)，其中:圖1a示出基于現(xiàn)有技術(shù)的并行總線接口的示意性描述，圖1b示出根據(jù)本發(fā)明的已簡(jiǎn)化的總線接口實(shí)例的示意性描述，圖2示出具有根據(jù)本發(fā)明的IPL接口的微控制器功能的高度示意性描述，圖3示出用于處理數(shù)據(jù)傳輸?shù)腎PL電路裝置的示例性設(shè)計(jì)，圖4示出根據(jù)本發(fā)明的在兩個(gè)IPL數(shù)據(jù)傳輸芯片之間的數(shù)據(jù)傳輸?shù)臅r(shí)序圖描述，圖5示出用于說明在發(fā)送期間的總線沖突的根據(jù)本發(fā)明的兩個(gè)數(shù)據(jù)傳輸芯片之間的數(shù)據(jù)傳輸?shù)臅r(shí)序圖的進(jìn)一步描述，圖6示出用于說明在發(fā)送期間處理總線沖突的根據(jù)本發(fā)明的兩個(gè)數(shù)據(jù)傳輸芯片之間的數(shù)據(jù)傳輸?shù)臅r(shí)序圖的進(jìn)一步描述，和圖7示出用于說明DMA (直接存儲(chǔ)器存取)的啟動(dòng)的根據(jù)本發(fā)明的兩個(gè)數(shù)據(jù)傳輸芯片之間的數(shù)據(jù)傳輸?shù)臅r(shí)序圖的進(jìn)一步描述。
具體實(shí)施例方式在圖1a (現(xiàn)有技術(shù))中，微控制器(μ C) I總是運(yùn)行在主設(shè)備模式下，并因此確定在微控制器2中用于讀寫訪問操作的地址。微控制器2總是運(yùn)行在從設(shè)備模式下。地址線30單向地從主設(shè)備鋪設(shè)到從設(shè)備。數(shù)據(jù)線20是雙向的。主設(shè)備微控制器I發(fā)送控制信號(hào)10到從設(shè)備微控制器2，以用來規(guī)定數(shù)據(jù)信號(hào)的含義。從設(shè)備微控制器2發(fā)送響應(yīng)信號(hào)11到微控制器I。對(duì)于同步數(shù)據(jù)傳輸，同步信號(hào)12也是必需的。圖1b示出根據(jù)本發(fā)明對(duì)于并行總線接口簡(jiǎn)化的設(shè)計(jì)范例，這也被稱為數(shù)字雙向并行接口或IPL接口。地址線30 (圖1a)是不存在的。每個(gè)微控制器(μ C) I或2具有同樣在圖3中示出的四個(gè)引腳120至123。μ Cl的引腳121通過輸出線50連接到μ C2的引腳120。μ Cl的引腳120通過輸入線51連接到μ C2的引腳121。因此，在各情況下，控制線交叉地連接到其他μ C。僅有三個(gè)控制信號(hào)是必需的:控制信號(hào)50和51，每個(gè)方向一個(gè)，以及發(fā)送總線時(shí)鐘的同步信號(hào)52。經(jīng)由相應(yīng)IPL接口在微控制器之間的傳輸限于經(jīng)由數(shù)據(jù)線20傳輸?shù)臄?shù)據(jù)，除了在上述控制線上的信號(hào)和總線時(shí)鐘。因此，不存在地址線。數(shù)據(jù)線20是并行數(shù)據(jù)線，例如4，8或16條數(shù)據(jù)線。在每一種情況下存在相應(yīng)數(shù)量的引腳123。每個(gè)微控制器I或2可以被配置為數(shù)據(jù)傳輸(雙向數(shù)據(jù)交換)的主設(shè)備或從設(shè)備。對(duì)于大部分情況，微控制器自動(dòng)改變到主設(shè)備或從設(shè)備模式。當(dāng)微控制器I開始發(fā)送數(shù)據(jù)時(shí)，這迫使其它微控制器2自動(dòng)轉(zhuǎn)移到從模式，反之亦然。轉(zhuǎn)換可以如下發(fā)生，例如:最初，兩個(gè)接口都處于靜止?fàn)顟B(tài)(空閑)，因?yàn)闆]有數(shù)據(jù)需要被傳輸。如果現(xiàn)在微控制器I提供數(shù)據(jù)用于傳輸，通過在引腳(端口)121上輸出控制信號(hào)50，與所述微控制器相關(guān)聯(lián)的所述IPL接口發(fā)出其已準(zhǔn)備發(fā)送的信號(hào)，所述引腳121連接到微控制器2的IPL接口的引腳(端口)120。相應(yīng)地，微控制器2的IPL接口改變到從設(shè)備模式，并等待由引腳122上的發(fā)送接口輸出的總線時(shí)鐘(同步信號(hào)52)。從而，微控制器2的IPL接口轉(zhuǎn)變到從設(shè)備接收模式，并基于接收到的總線時(shí)鐘運(yùn)行。隨著數(shù)據(jù)傳輸，兩個(gè)IPL接口再次改變到靜止?fàn)顟B(tài)。此外，圖1b示出，用于調(diào)試操作，經(jīng)由上述連線可被連接到微處理器模塊I或2的診斷模塊60 (圖1b僅由虛線指示到微處理器系統(tǒng)2的IPL接口的連接)。圖2示意性地示出根據(jù)本發(fā)明具有IPL接口 5的微控制器I的設(shè)計(jì)。所述IPL接口通過通常的總線系統(tǒng)連接到微處理器單元3，其中在所示的例子中，微處理器單元3包含基于核心冗余原則保護(hù)的兩個(gè)處理器核心3Α和3Β。特別地，總線系統(tǒng)有數(shù)據(jù)線D和地址線A0除了存儲(chǔ)區(qū)域6，例如ROM或RAM，微控制器另外包括例如可在存儲(chǔ)器區(qū)域6的存儲(chǔ)器和IPL模塊5的存儲(chǔ)器之間獨(dú)立執(zhí)行數(shù)據(jù)交換操作的DMA模塊4。圖3中所示的電路裝置是實(shí)際IPL接口 5并且處理數(shù)據(jù)傳輸。IPL接口 5設(shè)置在微控制器I或2中。對(duì)于發(fā)送路徑和接收路徑，F(xiàn)IFO存儲(chǔ)器(在每一種情況下設(shè)置一個(gè)寄存器)101和104用于允許連續(xù)數(shù)據(jù)流。IPL接口具有4個(gè)電氣端口 120至123，用于到另一個(gè)μ C或到用于診斷的診斷設(shè)備的連接，例如電氣端口 123是具有4，8，16或32條線的并行數(shù)據(jù)端口。所述端口如下進(jìn)行分配:120 列表”-控制輸入(控制信號(hào)輸入)121 就緒控制輸出(控制信號(hào)輸出)122 時(shí)鐘在兩個(gè)方向上輸出總線時(shí)鐘123 數(shù)據(jù)”-并行數(shù)據(jù)總線上述端口，特別是端口 123，可以包括多個(gè)布線到外部芯片上的引腳。在FIFO存儲(chǔ)器101和104之間布置的FIFO控制器103用于確定和檢查兩個(gè)FIFO存儲(chǔ)器的狀態(tài)。因此，有可能確定FIFO存儲(chǔ)器是滿還是空的，以及它們是高于還是低于指定的填充閾值(“水印”，“溢出狀態(tài)”)。FIFO控制器根據(jù)存儲(chǔ)器狀態(tài)，例如“傳輸數(shù)據(jù)”或“中止”，檢索合適的動(dòng)作。例如如果發(fā)送FIF0101 (TX FIFO)正在用數(shù)據(jù)填充，如果IPL接口處于靜止?fàn)顟B(tài)，即沒有數(shù)據(jù)正在被發(fā)送或接收，則啟動(dòng)主設(shè)備發(fā)送模式。FSM移位控制器105是狀態(tài)機(jī)，其將通過虛線所示出的狀態(tài)線作為用于帶來動(dòng)作，例如經(jīng)由IRQ線的中斷的基礎(chǔ)。100表示具有IPL寄存器的外圍總線接口，所述IPL寄存器連接到微控制器I的外圍總線(圖2中的地址總線和數(shù)據(jù)總線)。102表示用于在并行數(shù)據(jù)端口 123上輸出數(shù)據(jù)的32位IPL移位寄存器。復(fù)用器106混合要采用校驗(yàn)和信息(CRC校驗(yàn)位)輸出的數(shù)據(jù)。解復(fù)用器107基于接收從檢查數(shù)據(jù)中移除有用的數(shù)據(jù)。檢查數(shù)據(jù)在CRC邏輯108中處理，在CRC邏輯108中還執(zhí)行錯(cuò)誤檢查。此外，接口包括配置寄存器，其可用于以適當(dāng)?shù)姆绞脚渲迷摻涌诘膶傩?例如，數(shù)據(jù)端口 123的寬度)。圖4中的時(shí)序圖示出在主設(shè)備輸出模式下的IPL (處理器間鏈接)電路裝置和在從設(shè)備模式(數(shù)據(jù)接收)下的另一 IPL電路裝置之間的數(shù)據(jù)傳輸。當(dāng)發(fā)送FIF0101已采用新數(shù)據(jù)填充時(shí)，啟動(dòng)主設(shè)備輸出模式。圖4中，還假設(shè)兩個(gè)IPL接口都處于靜止?fàn)顟B(tài)，即兩個(gè)接口都沒有在它的控制輸出IPLRDY_1，IPLRDY_2上輸出信號(hào)(高電平)。相應(yīng)地，控制輸入IPLLST_1和IPLLST_2處于低電平。應(yīng)當(dāng)指出的是，IPLRDY_1連接到IPLLST_2而IPLRDY_2連接至Ij IPLLST_1。如果一個(gè)IPL接口的發(fā)送FIF0101現(xiàn)在已經(jīng)用數(shù)據(jù)填充，則所述IPL接口采用IPLRDY_1以輸出由IPLLST_2接收的信號(hào)(高電平)。其結(jié)果是，第二 IPL接口(在從設(shè)備輸入模式中的IPL)改變到從設(shè)備接收模式，并將自身同步到同步信號(hào)，所述同步信號(hào)由第一IPL接口(在主設(shè)備輸出模式下的IPL)輸出。當(dāng)已經(jīng)發(fā)生數(shù)據(jù)傳輸時(shí)，兩個(gè)IPL接口再次改變到靜止?fàn)顟B(tài)，即兩個(gè)控制輸出IPLRDY_1和IPLRDY_2具有被施加到它們的低電平。圖5和圖6示出基于一個(gè)實(shí)施例的沖突避免機(jī)制。當(dāng)兩個(gè)IPL接口通過在同一時(shí)間或以短暫連續(xù)在它們的控制輸出IPLRDY_1和IPLRDY_2上輸出控制信號(hào)(高電平)指示它們已經(jīng)準(zhǔn)備發(fā)送時(shí)，可能會(huì)發(fā)生沖突。圖5示出對(duì)此的關(guān)鍵時(shí)間窗口。當(dāng)該時(shí)間窗口已經(jīng)過去，在各種情況下，其他IPL接口已經(jīng)安全地改變?yōu)閺脑O(shè)備模式。因此，只要一個(gè)IPL接口保持在主設(shè)備模式，就存在可用的無沖突時(shí)間窗口。在該“無沖突”時(shí)間窗口出現(xiàn)的沖突只能源于硬件錯(cuò)誤。圖6示出微控制器2的IPL接口已指示它已準(zhǔn)備好在微控制器I的IPL接口后不久發(fā)送，而無需微控制器2的IPL接口已經(jīng)對(duì)微控制器I的IPL接口的準(zhǔn)備發(fā)送狀態(tài)做出反應(yīng)。由于現(xiàn)在兩個(gè)控制輸入IPLLST_1和IPLLST_2每個(gè)均具有控制信號(hào)，所以兩個(gè)IPL接口識(shí)別該沖突并阻止數(shù)據(jù)發(fā)送的進(jìn)一步啟動(dòng)。對(duì)于給定的時(shí)間(等待時(shí)間_1，等待時(shí)間_2)，兩個(gè)IPL接口改變到靜止?fàn)顟B(tài)。例如對(duì)于每個(gè)IPL接口，各自的等待時(shí)間是不同的并可事先以適當(dāng)?shù)姆绞揭?guī)定。在本示例中，假定等待時(shí)間_1比等待時(shí)間_2更短，這意味著微控制器I的IPL接口離開靜止?fàn)顟B(tài)，并通過比微控制器2的IPL接口更早地在控制輸出IPLRDY_1上輸出控制信號(hào)表明它準(zhǔn)備再次發(fā)送。由于微控制器2的IPL接口仍處于靜止?fàn)顟B(tài)，所以沒有控制信號(hào)在IPLRDY_2上輸出。結(jié)果避免了新的沖突。圖7中的時(shí)序圖示出裝置的信號(hào)配置，在所述裝置中，圖1中示出的EDP診斷模塊60 (通過增強(qiáng)數(shù)據(jù)端口進(jìn)行調(diào)試)連接到具有IPL接口的微處理器系統(tǒng)2。所述IPL接口用于到EDP診斷模塊60的連接。在這種情況下，EDP診斷模塊60處于主設(shè)備輸入模式。連接到其上并且具有IPL接口的根據(jù)本發(fā)明的微處理器系統(tǒng)2處于從設(shè)備輸出模式(從設(shè)備發(fā)送模式)。從設(shè)備發(fā)送模式是僅可以在主設(shè)備模式下操作的接口的兼容模式。這樣的接口總是規(guī)定總線時(shí)鐘，不論它們是否正在發(fā)送或接收。為此，通過軟件使所述IPL接口進(jìn)入到從設(shè)備發(fā)送模式。時(shí)序圖示出EDP診斷模塊60如何產(chǎn)生啟動(dòng)DMA的請(qǐng)求。隨著這一請(qǐng)求，在根據(jù)本發(fā)明的微控制器2中開始DMA轉(zhuǎn)移，以用來為EDP診斷模塊60提供所請(qǐng)求的數(shù)據(jù)。應(yīng)該注意的是，EDP接口設(shè)置EDPRDY (控制輸出)為“低電平”，以表明它正在請(qǐng)求新的數(shù)據(jù)。相應(yīng)地，IPL接口的IPLLST同樣由高電平變?yōu)榈碗娖?，這導(dǎo)致DMA傳輸或如上所述正被啟動(dòng)的中斷。IPL接口的發(fā)送FIF0101相應(yīng)地用數(shù)據(jù)填充。通過軟件規(guī)定將哪種數(shù)據(jù)加載到發(fā)送FIF0101中。當(dāng)已經(jīng)加載所有數(shù)據(jù)時(shí)，通過設(shè)置IPLRDY為高電平，所述IPL接口表明它已準(zhǔn)備發(fā)送。相應(yīng)地，IPL接口也可以改變到從設(shè)備接收模式，以便從EDP接口接收數(shù)據(jù)。此外，具有上述IPL接口 μ C的也自然可具有一個(gè)或多個(gè)其它的接口，例如CAN。
權(quán)利要求
1.一種電路裝置(IPL)，用于形成數(shù)字接口( 102，121，122，123)，該電路裝置包括當(dāng)連接微處理器系統(tǒng)時(shí)交換數(shù)據(jù)的數(shù)字?jǐn)?shù)據(jù)總線(123)，其中該數(shù)據(jù)交換可以雙向發(fā)生，并且當(dāng)發(fā)送數(shù)據(jù)時(shí)，所述電路裝置作為總線主設(shè)備產(chǎn)生總線時(shí)鐘，以及當(dāng)接收數(shù)據(jù)時(shí)，所述電路裝置作為總線從設(shè)備基于接收到的時(shí)鐘信號(hào)操作，其特征在于，所述電路裝置包括至少一個(gè)用于發(fā)送數(shù)據(jù)的FIFO存儲(chǔ)器(101)，和/或至少一個(gè)用于接收數(shù)據(jù)的FIFO存儲(chǔ)器(104)。
2.如權(quán)利要求1所述的電路裝置，其特征在于，所述電路裝置被集成到微處理器模塊(1,2)中，所述微處理器模塊(1，2)包括微處理器(3)并且包括至少一個(gè)DMA模塊(4)，其中所述DMA模塊可以獨(dú)立于所述微處理器的讀寫操作，讀取和寫入所述FIFO存儲(chǔ)器(101，104)。
3.如權(quán)利要求2所述的電路裝置，其特征在于，所述微處理器是多核處理器(3)，所述多核處理器(3)被設(shè)計(jì)為具有兩個(gè)，三個(gè)，四個(gè)或多于四個(gè)核心并優(yōu)選地以時(shí)鐘同步操作。
4.如權(quán)利要求2或3所述的電路裝置，其特征在于，所述只讀存儲(chǔ)器是半冗余設(shè)計(jì)并且所述讀/寫存儲(chǔ)器本質(zhì)上是完全冗余設(shè)計(jì)。
5.如權(quán)利要求1至4中的至少一項(xiàng)所述的電路裝置，其特征在于，所述接口包括移位控制狀態(tài)機(jī)(105)，所述移位控制狀態(tài)機(jī)(105)控制在所述FIFO存儲(chǔ)器(101，104)與所述數(shù)據(jù)總線之間的數(shù)據(jù)交換。
6.權(quán)利要求1至5中的至少一項(xiàng)所述的電路裝置，其特征在于，所述接口包括數(shù)據(jù)保護(hù)模塊(108)，其中所述數(shù)據(jù)保護(hù)模塊在發(fā)送時(shí)附加一個(gè)檢查信息到數(shù)據(jù)上，并且在接收時(shí)使用鏈接到所述數(shù)據(jù)的接收到的檢查信息檢查接收到的數(shù)據(jù)用于校正并且特別地在所述過程中將所述檢查信息從所述數(shù)據(jù)中移除。
7.如權(quán)利要求1至6中的至少一項(xiàng)所述的電路裝置，其特征在于，所述接口不包括地址線。
8.如權(quán)利要求1至7中的至少一項(xiàng)所述的電路裝置，其特征在于，對(duì)于數(shù)據(jù)傳輸，所述接口經(jīng)由多個(gè)并行數(shù)據(jù)線發(fā)送數(shù)據(jù)，其中所使用的數(shù)據(jù)線的數(shù)量特別是可配置的。
9.如權(quán)利要求1至8中的至少一項(xiàng)所述的電路裝置，其特征在于，設(shè)置所述接口使得所述微處理器系統(tǒng)可經(jīng)由所述接口連接到診斷模塊(60)，從而允許調(diào)試操作。
10.一種機(jī)動(dòng)車輛控制單元，具有用于安全關(guān)鍵應(yīng)用的第一微處理器系統(tǒng)，其特征在于，所述機(jī)動(dòng)車輛控制單元合并另外的微處理器系統(tǒng)，所述另外的微處理器系統(tǒng)與所述第一微處理器系統(tǒng)通信并且符合比所述第一微處理器系統(tǒng)更低的安全級(jí)別。
11.一種機(jī)動(dòng)車輛控制單元，具有用于安全關(guān)鍵應(yīng)用的第一微處理器系統(tǒng)，其中所述機(jī)動(dòng)車輛控制單元合并另外的微處理器系統(tǒng)，所述微處理器系統(tǒng)與所述第一微處理器系統(tǒng)通信并符合比所述第一微處理器系統(tǒng)更低的安全級(jí)別，其特征在于，所述第一微處理器系統(tǒng)經(jīng)由如權(quán)利要求1至9中的至少一項(xiàng)所述的具有IPL接口的電路裝置連接到所述另外的微處理器系統(tǒng)。
12.—種方法，用于發(fā)送數(shù)據(jù)到微處理器系統(tǒng)(I)中和從微處理器系統(tǒng)(I)中發(fā)送出數(shù)據(jù)，其特征在于，如權(quán)利要求1至9中的至少一項(xiàng)所述的具有IPL接口的電路裝置具有與其交換的數(shù)據(jù)用于微處理器系統(tǒng)(1，2)的數(shù)據(jù)交換，并且所述IPL接口用于執(zhí)行調(diào)試操作。
13.如權(quán)利要求12所述的方法，其中當(dāng)所述IPL接口在控制信號(hào)輸入上接收控制信號(hào)時(shí)，所述IPL接口轉(zhuǎn)換到接收模式，其中所述IPL接口在時(shí)鐘信號(hào)端口上接收總線時(shí)鐘并基于該總線時(shí)鐘操作。
14.如權(quán)利要求12或13所述的方法，其中所述的IPL接口通過輸出控制信號(hào)并產(chǎn)生在所述時(shí)鐘信號(hào)端口上輸出的 總線時(shí)鐘，在發(fā)送模式下輸出數(shù)據(jù)。
全文摘要
本發(fā)明涉及用于形成數(shù)字接口(102，121，122，123)的電路裝置(5)，該電路裝置包括在連接微處理器系統(tǒng)時(shí)交換數(shù)據(jù)的數(shù)字?jǐn)?shù)據(jù)總線(123)，其中所述數(shù)據(jù)交換可雙向有效。在數(shù)據(jù)傳輸時(shí)，所述電路裝置作為總線主設(shè)備產(chǎn)生總線時(shí)鐘速率，并且在數(shù)據(jù)接收時(shí)根據(jù)所接收的時(shí)鐘信號(hào)作為總線從設(shè)備操作。該電路裝置包括至少一個(gè)用于發(fā)送數(shù)據(jù)的FIFO存儲(chǔ)器(101)，和/或至少一個(gè)用于接收數(shù)據(jù)的FIFO存儲(chǔ)器(104)。
文檔編號(hào)G06F13/42GK103210384SQ201180054892
公開日2013年7月17日 申請(qǐng)日期2011年8月5日 優(yōu)先權(quán)日2010年11月15日
發(fā)明者B·魏格納, L·D·卡布萊帕, R·哈特曼, C·比特施 申請(qǐng)人:大陸-特韋斯貿(mào)易合伙股份公司及兩合公司