專利名稱：半導體裝置及數據處理系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及用于控制DDR (Double Data Rate,雙倍數據速率)型的SDRAM (Synchronous Dynamic Random Access Memory,同步動態(tài)隨機存取存儲器)即DDR-SDRAM的存儲器控制技術，特別涉及刷新命令和校準命令的發(fā)出控制技術，涉及應用于具有例如DDR-SDRA的存儲器控制電路的微型計算機有效的技術。
背景技術：
DDR-SDRAM采用下述的動態(tài)片內終結器(Dynamic On Die Termination):需要在累積電容的電荷信息泄露而產生數據反轉之前使存儲信息再現的刷新工作，且通過在數據系統(tǒng)的外部接口電路設置終端電阻，從而容易地抑制在器件端的信號反射而確保高速數據傳輸所需的波形品質。由此產生的電阻值能選擇。由動態(tài)片內終結器(也簡稱作動態(tài)0DT)能選擇的電阻值必須考慮電阻的溫度特性、電源電壓地決定，因此，可能要進行用于校正動態(tài)ODT的電阻值的校準工作。在專利文獻I中記載有存儲器控制器，該存儲器控制器發(fā)出指示用于校正動態(tài)ODT的電阻值的校準工作的命令。在專利文獻2中記載有DDR-SDRAM的由動態(tài)ODT進行的校準電路、校正電路。專利文獻1:日本特開2008-48384號公報專利文獻2 日本特開2009-284265號公報

發(fā)明內容
在用于校正動 態(tài)ODT的電阻值的校準工作中，DDR-SDRSAM不能接受訪問命令。刷新工作中同樣不能接受訪問命令。刷新工作必須以在規(guī)定時間內將存儲器單元陣列內的所有存儲器單元巡回一圈的方式進行。另外，為了維持信號品質，校準工作也需要每規(guī)定時間反復進行。存儲器控制電路每規(guī)定的刷新間隔向DDR-SDRAM發(fā)出用于指示刷新工作的刷新命令，并且，每規(guī)定的校準間隔向DDR-SDRAM發(fā)出用于指示校準工作的校準命令。由于校準工作及刷新工作需要比較長的時間，因此，當雙方連續(xù)時，訪問命令的發(fā)出等待時間變長。在以往的針對DDR-SDSRAM的存儲器控制技術中，并未對以使刷新命令的發(fā)出和校準命令的發(fā)出不連續(xù)地進行定時控制的方法進行深入研究。本發(fā)明的目的在于提供使刷新命令的發(fā)出和校準命令的發(fā)出不連續(xù)的存儲器控制技術。本發(fā)明的上述以及其他目的和新的特征由本說明書的記述及附圖可知。 在本申請中公開的發(fā)明的代表性的技術方案的概要簡單說明如下所述。S卩，在發(fā)出用于以設定的刷新周期為基準而請求刷新工作的刷新命令、發(fā)出用于以設定的校準周期為基準而請求校準工作的校準命令的存儲器控制電路中，采用下述控制功能抑制在發(fā)出刷新命令后規(guī)定時間內就發(fā)出校準命令，抑制在發(fā)出校準命令后規(guī)定時間內就發(fā)出刷新命令。
由本申請中公開的發(fā)明的代表性的技術方案得到的效果簡單說明如下所述。S卩，能以使刷新命令的發(fā)出和校準命令的發(fā)出不連續(xù)的方式進行存儲器控制。


圖1是本發(fā)明的一實施方式的數據處理系統(tǒng)的框圖。圖2是校準命令(ZQCS命令)的說明3是刷新命令(REF命令)的說明圖。圖4是作為SDRAM控制器和SDRAM的連接形態(tài)而采用將2個SDRAM的數據輸入輸出端子與SDRAM控制器的相對應的數據輸入輸出端子共通連接的結構的數據處理系統(tǒng)的框圖。圖5是采用將2個SDRAM的數據輸入輸出端子分為SDRAM控制器的上位側數據輸入輸出端子和下位側數據輸入輸出端子、關于同一數據選通信號也相對于2個SDRAM在上位側和下位側分別連接而使2個SDRAM并行工作的連接形態(tài)的數據處理系統(tǒng)的框圖。圖6是表示SDRAM控制器的具體例的框圖。圖7是例示SDRAM控制器發(fā)出刷新命令及校準命令的發(fā)出定時的時序圖。圖8是相對于圖7未進行上述抑止期間的控制的情況下的比較例的時序圖。圖9是使用刷新命令的自動刷新的整體的控制流程圖。

圖10是先行刷新工作的控制流程圖。圖11是強制刷新工作的控制流程圖。圖12是緊急刷新工作的控制流程圖。圖13是使用校準命令的自動校準的整體的控制流程圖。圖14是通常校準工作的控制流程圖。圖15是緊急校準工作的控制流程圖。圖16是進行通常校準工作的情況下的工作時序圖。圖17是進行緊急校準情況下的工作時序圖。圖18是SDRAM控制器選擇性地相對于進行芯片選擇的多個SDRAM并行地進行校準工作的情況下的工作時序圖。圖19是SDRAM控制器選擇性地相對于進行芯片選擇的多個SDRAM依次連續(xù)執(zhí)行校準工作的情況下的工作時序圖。圖20是SDRAM控制器選擇性地相對于進行芯片選擇的多個SDRAM利用周期算法逐次進行校準工作的情況下的工作時序圖。
具體實施例方式1.實施方式的概要首先，說明本申請公開的發(fā)明的代表性的實施方式的概要。在代表性的實施方式的概要說明中，加括弧參照的圖中的參照符號只不過是例示加符號的構成要素的概念所包含的內容?！?I〕〈抑制刷新命令和校準命令的連續(xù)發(fā)出>本發(fā)明的代表性的實施方式的半導體裝置(I)具有用于控制DDR型的SDRAM(2 (2_a，2_b))的存儲器控制電路(20)和向上述存儲器控制電路請求上述SDRAM的訪問的訪問請求電路(10 14)。上述存儲器控制電路發(fā)出下述命令用于響應來自上述訪問請求電路的訪問請求的訪問命令(ACT，READ)、用于以設定的刷新周期為基準而請求使上述SDRAM的存儲信息再現的刷新工作的刷新命令(REF)、用于以設定的校準周期為基準而請求校正上述SDRAM的內部狀態(tài)的校準工作的校準命令(ZQCS)，抑制在上述刷新命令發(fā)出后規(guī)定時間內發(fā)出上述校準命令，抑制在上述校準命令發(fā)出后規(guī)定時間內發(fā)出上述刷新命令。由此，能使刷新命令的發(fā)出和校準命令的發(fā)出不連續(xù)，能防止兩個命令連續(xù)導致的訪問速度降低?！?〕〈rzcnt、zrcnt、TCALRZ>TCALZR〉在方案I的半導體裝置中，上述存儲器控制電路具有第一抑制期間寄存器(TCALRZ)，其指定在上述刷新命令發(fā)出后抑制上述校準命令發(fā)出的期間；第一抑制期間計數器(rzcnt)，其對被上述第一抑制期間寄存器設定的期間進行計數；第二抑制期間寄存器(TCALZR)，其指定在上述校準命令發(fā)出后抑制上述刷新命令發(fā)出的期間；第二抑制期間計數器(zrcnt)，其對被上述第二抑制期間寄存器設定的期間進行計數。存儲器控制電路在上述校準命令發(fā)出后直到第一抑制期間計數器的計數值超過第一抑制期間寄存器所設定的期間為止，抑止刷新命令發(fā)出，在上述刷新命令發(fā)出后直到第二抑制期間計數器的計數值超過第二抑制期間寄存器所設定的期間為止，抑止校準命令發(fā)出。抑止期間能可編程地設定于抑制期間寄存器?！?〕〈與刷新周期統(tǒng)計值相應的緊急刷新>在方案2的半導體裝置中，上述存儲器控制電路具有刷新周期寄存器(REFINT)，其設定刷新周期；刷新周期計數器(intent)，其對被上述刷新周期寄存器設定的刷新周期的期間進行計數。存儲器控制電路在上述刷新周期計數器的計數值達到第一閾值(REFTHO)以后，即使響應來自上述訪問請求電路的訪問請求的訪問未完成也發(fā)出上述刷新命令。能對應刷新休止期間變長了的緊急時。在緊急地發(fā)出刷新命令時，存儲器控制電路可以將由于該刷新命令的發(fā)出而中斷的期間控制為存儲器訪問的等待周期。〔4〕<與刷新周期統(tǒng)計值相應的強制刷新>在方案3的半導體裝置中，上述存儲器控制電路在上述刷新周期計數器的計數值達到上述第一閾值跟前的第二閾值(REFTH)以后響應來自上述訪問請求電路的訪問請求的訪問完成時發(fā)出上述刷新命令。在刷新工作的緊急度較低的情況下，相對于來自上述訪問請求電路的訪問請求的SDRAM訪問的連續(xù)性得到保證且訪問性能不會降低。〔5〕〈有無與剩余次數統(tǒng)計值相應的先行刷新>在方案4的半導體裝置中，上述存儲器控制電路具有最大剩余次數寄存器(REFPMAX)，其設定刷新命令剩余發(fā)出次數；剩余次數計數器(pent)，其在每當發(fā)出上述刷新命令時遞增1，每當上述刷新周期計數器的刷新周期期間的計數滿值時遞減I。此時，存儲器控制電路以上述刷新周期計數器的計數值達到上述第二閾值、上述剩余次數計數器的計數值未達到上述最大剩余次數寄存器的設定值為條件，在響應來自上述訪問請求電路的訪問請求的訪問完成時發(fā)出上述刷新命令。在沒有對于SDRAM的訪問時，若總是進行刷新工作，則導致不僅工作浪費而且訪問請求電路對SDRAM的訪問機會減少的結果。通過考慮剩余次數統(tǒng)計值，上述那樣的缺點不顯著。總之，在刷新工作的緊急度更低的情況下，能將相對于SDRAM的來自上述訪問請求電路的訪問相對于刷新工作最優(yōu)先?！?〕〈與校準周期統(tǒng)計值相應的緊急校準>在方案3的半導體裝置中，上述存儲器控制電路具有校準周期寄存器(CALINT)，其設定有校準周期；校準周期計數器(calcnt)，其對被上述校準周期寄存器設定的校準周期的期間進行計數。此時，上述存儲器控制電路在上述校準周期計數器的計數值達到由上述校準周期寄存器指定的值、且上述刷新周期計數器的值達到校準閾值(CALTHO)的情況下，即使響應來自上述訪問請求電路的訪問請求的訪問未完成也發(fā)出上述校準命令。能應對校準休止期間變長了的緊急時。在緊急地發(fā)出校準命令時，存儲器控制電路可以將由于該校準命令的發(fā)出而中斷的期間控制為存儲器訪問的等待周期?！?〕〈與校準周期統(tǒng)計值相應的通常校準>在方案6的半導體裝置中，上述存儲器控制電路在上述校準周期計數器的計數值達到由上述校準周期寄存器指定的值、且上述刷新周期計數器的值未達到校準閾值的情況下,在響應來自上述訪問請求電路的訪問請求的訪問完成的情況下發(fā)出上述校準命令。在校準工作的緊急度較低的情況下，相對于來自上述訪問請求電路的訪問請求的SDRAM訪問的連續(xù)性得到保證且訪問性能不會降低?！?〕〈校準周期計數器的控制>在方案7的半導體裝置中，上述校準周期計數器在每當發(fā)出刷新命令時進行計數工作，在計數值達到校準周期寄存器的設定值時返回初始值。在應進行校準工作的間隔相對于應進行刷新工作的間隔較長時，校準周期計數器的計數工作的控制變得容易。特別是，與通過上述刷新周期計數器的值是否達到校準閾值(CALTHO)來判斷是否進行上述的緊急發(fā)出校準命令的工作的匹配性優(yōu)異?！?〕〈抑制刷新命令和校準命令的連續(xù)發(fā)出>本發(fā)明的另一實施方式的數據處理系統(tǒng)具有DDR型的SDRAM(2 (2_a，2_b))和與上述SDRAM相連接的微型計算機(I)。上述微型計算機具有控制上述SDRAM的存儲器控制電路(20)和向上述存儲器控制電路請求上述SDRAM的訪問的訪問請求電路(10 14)。上述存儲器控制電路發(fā)出下述命令用于響應來自上述訪問請求電路的訪問請求的訪問命令；用于以設定的刷新周期為基準而請求使上述SDRAM的存儲信息再現的刷新工作的刷新命令；用于以設定的校準周期為基準而請求校正上述SDRAM的內部狀態(tài)的校準工作的校準命令，上述存儲器控制電路抑制在上述刷新命令發(fā)出后規(guī)定時間內發(fā)出上述校準命令，抑制在上述校準命令發(fā)出后規(guī)定時間內發(fā)出上述刷新命令。由此，能使刷新命令的發(fā)出和校準命令的發(fā)出不連續(xù)，能防止兩個命令連續(xù)導致的相對于SDRAM的訪問速度降低。〔10〕〈片上 CPU〉方案9的數據處理系統(tǒng)作為上述訪問請求電路之一具有CPU(中央處理裝置)?！?11〕〈rzcnt、zrcnt〉在方案9的數據處理系統(tǒng)中，上述存儲器控制電路具有第一抑制期間計數器，其對由上述CPU指定的第一抑制期間進行計數；第二抑制期間計數器，其對由上述CPU指定的第二抑制期間進行計數。此時，存儲器控制電路在上述校準命令發(fā)出后直到第一抑制期間計數器的計數值超過第一抑制期間為止，抑止刷新命令發(fā)出，在上述刷新命令發(fā)出后直到第二抑制期間計數器的計數值超過第二抑制期間為止，抑止校準命令發(fā)出。能使用CPU可編程地指定抑止期間。(12) <與刷新周期統(tǒng)計值相應的緊急刷新>在方案11的數據處理系統(tǒng)中，上述存儲器控制電路具有對由上述CPU指定的刷新周期的期間進行計數的刷新周期計數器。此時，存儲器控制電路在上述刷新周期計數器的計數值達到第一閾值以后即使響應來自上述訪問請求電路的訪問請求的訪問未完成也發(fā)出上述刷新命令。能應對刷新休止期間變長了的緊急時。在緊急地發(fā)出刷新命令時，存儲器控制電路可以將由于該刷新命令的發(fā)出而中斷的期間控制為存儲器訪問的等待周期。(13) <與刷新周期統(tǒng)計值相應的強制刷新>在方案12的數據處理系統(tǒng)中，上述存儲器控制電路在上述刷新周期計數器的計數值達到上述第一閾值跟前的第二閾值以后響應來自上述訪問請求電路的訪問請求的訪問完成時發(fā)出刷新命令。在刷新工作的緊急度較低的情況下，相對于來自上述訪問請求電路的訪問請求的SDRAM訪問的連續(xù)性得到保證且訪問性能不會降低。(14) <有無與剩余次數統(tǒng)計值相應的先行刷新>在方案13的數據處理系統(tǒng)中，上述存儲器控制電路具有最大剩余次數寄存器，其設定刷新命令剩余發(fā)出次數；剩余次數計數器，其在每當發(fā)出上述刷新命令時遞增1、每當上述刷新周期計數器的刷新周期期間的計數滿值時遞減I。此時，上述存儲器控制電路以上述刷新周期計數器的計數值達到上述第二閾值、在上述剩余次數計數器的計數值未達到上述最大剩余次數寄存器的設定值為條件，在響應來自上述訪問請求電路的訪問請求的訪問完成時發(fā)出上述刷新命令。在沒有相對于SDRAM的訪問時，若總是進行刷新工作，則導致不僅工作浪費而且訪問請求電路向SDRAM的訪問機會減少的結果。通過考慮剩余次數統(tǒng)計值，上述的缺點不顯著?？傊?，在刷新工作的緊急度更低的情況下，能使相對于SDRAM的來自上述訪問請求電路的訪問相對于刷新工作最優(yōu)先。(15) <與校準周期統(tǒng)計值相應的緊急校準>在方案12的數據處理系統(tǒng)中，上述存儲器控制電路具有對由上述CPU指定的校準周期的期間進行計數的校準周期計數器。此時，上述存儲器控制電路在上述校準周期計數器的計數值達到上述校準周期的期間、且上述刷新周期計數器的值達到校準閾值的情況下，即使響應來自上述訪問請求電路的訪問請求的訪問未完成也發(fā)出上述校準命令。由此，能應對校準休止期間變長了的緊急時。在緊急地發(fā)出校準命令時，存儲器控制電路可以將由于該校準命令的發(fā)出而中斷的期間控制為存儲器訪問的等待周期。(16) <與校準周期統(tǒng)計值相應的通常校準>在方案15的數據處理系統(tǒng)中，上述存儲器控制電路在上述校準周期計數器的計數值達到上述校準周期的期間、且上述刷新周期計數器的值未達到校準閾值的情況下，在響應來自上述訪問請求電路的訪問請求的訪問完成的情況下發(fā)出上述校準命令。
在校準工作的緊急度較低的情況下，相對于來自上述訪問請求電路的訪問請求的SDRAM訪問的連續(xù)性得到保證且訪問性能不會降低。(17) <校準周期計數器的控制>在方案16的數據處理系統(tǒng)中，上述校準周期計數器在每發(fā)出刷新命令時進行計數工作，在計數值達到校準周期的期間時返回初始值。在應進行校準工作的間隔相對于應進行刷新工作的間隔較長時，校準周期計數器的計數工作的控制變得容易。特別是，與通過上述刷新周期計數器的值是否達到校準閾值(CALTHO)來判斷是否進行上述的緊急發(fā)出校準命令的工作的匹配性優(yōu)異。2.實施方式的詳細進一步詳述實施方式?！稊祿幚硐到y(tǒng)》圖1表示本發(fā)明的一實施方式的數據處理系統(tǒng)。數據處理系統(tǒng)在微型計算機(MCU) I上連接有I個DDR3形態(tài)的SDRAM2而構成。MCUl及SDRAM2分別為不同的半導體裝置，沒有特別限制，利用CMOS集成電路制造技術形成在單晶硅那樣的I個半導體基板上。微型計算機I沒有特別限制，具有CPU10、DMAC11、繪制控制器(DRWC) 12、顯示控制器(DISPC) 13、網絡控制器(NETC) 14、時鐘脈沖產生器(CPG) 15、圖像編解碼器(VCODEC) 16、音頻編解碼器(SCODEC) 17、定時器(TMR) 18、串行接口(SRLIF) 19、作為存儲器控制電路的SDRAM控制器(SDRAMC) 20，上述電路模塊經由內部總線(IBUS) 21進行數據等的輸入輸出。CPUlO執(zhí)行存儲于SDRAM2的程序區(qū)域的程序。DMACll根據由CPU設定的數據傳輸條件進行與SDRAM2等之間的數據傳輸控制。繪制控制器12在SDRAM2的幀緩存區(qū)域進行圖像數據的繪制控制。顯示控制器13對在SDRAM2的幀緩存區(qū)域繪制的圖像數據進行顯示控制。網絡控制器14按照由CPUlO指定的網絡協(xié)議進行SDRAM2的通信緩沖區(qū)域的發(fā)出數據的發(fā)送或將接收數據存儲于通信緩沖區(qū)域的通信控制。SDRAM控制器20響應來自作為訪問請求電路的CPU10、DMAC11、繪制控制器12、顯示控制器13、及網絡控制器14的訪問請求而對SDRAM2進行接口控制。內部總線21沒有特別限制，由分割傳輸總線構成,請求訪問的CPUlO等的電路模塊(發(fā)起端)通過輸出請求包來請求訪問，與被訪問的SDRAM2相連接的SDRAM控制器20等的電路模塊(目標)將針對訪問請求的響應結果通過響應包返回發(fā)起端。省略圖示的路由器進行與針對發(fā)起端與目標之間的請求包和響應包的路由競爭的信息包之間的調解。SDRAM2與互補時鐘信號CK、CK# (記號#表示反相信號或低啟動信號)的上升和下降的雙方同步地進行寫入數據的輸入和讀出數據的輸出。上述時鐘信號CK、CK#在時鐘有效信號CKE被激活的條件下有效。多位的輸入輸出數據由DQ代表，數據選通信號DQS、DQS#表示讀出數據及寫入數據DQ的確定，寫入、讀出、刷新、動態(tài)片內終結器等的工作通過由芯片選擇信號CS#、行地址選通信號RAS#、列地址選通信號CAS#、及允許寫入信號WE#等的電平信號的組合決定的命令指示。BA0-BA2是指構成多個動態(tài)型存儲器單元呈矩陣狀配置而成的存儲器陣列的存儲體的存儲體選擇信號，A0-A15是指存儲體內的地址信號。DM是用于對并行數據的一部分進行掩蔽的數據掩蔽信號，RESET#是相對于SDRAM2的復位信號，ODT是指示是否將片內終結器的終端電阻與數據系統(tǒng)電路相連接的指示信號。數據系統(tǒng)電路沒有特別限制，是數據DQ及數據選通信號DQS、DQS#的輸入輸出接口電路。與接地GND之間相連接的ZQ是作為用于校正動態(tài)片內終結器的終端電阻的電阻值的校正電路進行校正的基準使用的電阻元件。SDRAM 控制器 20 進行與 SDRAM2 之間的上述信號 CK、CK#、CKE、CS#、RAS#、CAS#、WE#、DM、BA0-BA2、AO-Al5, RESET#、DQ、DQS、DQS#、ODT 的輸入輸出。關于SDRAM2的詳細結構，與本發(fā)明沒有直接關系，因此，在此省略詳細的說明。本發(fā)明與SDRAM2的刷新工作和用于校正動態(tài)片內終結器的終端電阻的電阻值的校準工作有關系，具體地說明指示兩者的工作的命令。如圖2所例示，校準命令(ZQCS命令)由CS# = L (低電平)、RAS# = H、CAS# =H(高電平)、WE# = L、AlO = L指示，其他的信號值可以為任意。從SDRAM控制器20向SDRAM2發(fā)出校準命令時，SDRAM2以外部電阻ZQ的電阻值為基準相對于溫度及電源電壓校正數據輸出系統(tǒng)的終端電阻值。如圖3所例示，作為所謂自動刷新的刷新命令(REF命令)由CS# = L.RAS# = L、CAS# = L、WE# = H指示。當從SDRAM控制器20向SDRAM2發(fā)出刷新命令時，SDRAM2進行字線選擇工作和由此被互補位線讀出的電荷信息的傳感器放大工作，而進行動態(tài)型的存儲器單元所保持的存儲信息的再現。SDRAM控制器20和SDRAM2的連接形態(tài)不限定于使用圖1的I個SDRAM2的結構，如圖4所例示，也可以將例如2個SDRAM2_a、2_b的數據輸入輸出端子與和SDRAM控制器20相對應的數據輸入輸出端子共通連接，利用各個芯片選擇信號CS0#、CS1#、各個時鐘有效信號CKE#、CKE#1和各個片內終結器信號0DT#0，0DT#1使2個SDRAM2_a、2_b分別選擇工作的連接形態(tài)。在該情況下，其他信號CK、CK#、RAS#、CAS#、WE#、DM、RESET#、DQS、DQS#可以對于雙方的SDRAM2_a、2_b共用。另外，如圖5所例示，也可以采用將例如2個SDRAM2_a、2_b的數據輸入輸出端子分為SDRAM控制器20的上位側數據輸入輸出端子和下位側數據輸入輸出端子，關于同一數據選通信號也相對于2個SDRAM2_a、2_b在上位側和下位側分別連接而使2個SDRAM2_a、2_b并行工作的連接形態(tài)。在該情況下，其他信號CS#、時鐘有效信號CKE#、ODT#、CK、CK#、RAS#、CAS#、WE#、DM。RESET# 對于兩個 SDRAM2_a、2_b 共用。SDRAM2相對于SDRAM控制器20的連接形態(tài)無論在圖1、圖4或圖5哪個圖中，SDRAM控制器20發(fā)出的上述刷新命令及校準命令都沒有差別。SDRAM控制器20相對于與其相連接的所有SDRAM每隔規(guī)定的間隔必須使刷新完成，另外，每規(guī)定間隔必須對動態(tài)片內終結器的終端電阻校正由溫度、電源電壓的變動引起的影響。圖6表示SDRAM控制器20的具體例。SDRAM控制器20由DDR接口控制部(DDRC) 30和DDR接口部(DDRIF)31構成。DDR接口控制部30由請求控制部32、響應控制部33、寄存器部34、及器件控制部35構成。請求控制部32將從內部總線21提供的請求包分解，獲得讀存儲器、寫存儲器、讀寄存器、及寫寄存器等的指令和寫入數據等。寄存器34具有多個由CPUlO初始設定有SDRAM的控制所需的后述的控制數據的寄存器。器件控制電路35具有將詳細后述的計數器等的運算電路、控制邏輯36，生成按照從請求控制部32提供的指令的控制命令，控制命令的生成根據需要參照寄存器部34保有的控制數據等。寄存器訪問所用的控制命令提供給寄存器部34，存儲器訪問所用的控制命令提供給DDR接口部31。DDR接口部31按照提供的控制命令為了控制SDRAM2而在與時鐘信號CK、CK#同步的定時生成MS#、CAS#、WE#、DQS、DQS#、CKE#等控制信號，在讀取工作的情況下，接收從SDRAM2輸出的讀取數據DQ而返回器件控制電路35。在寫入工作的情況下，向SDRAM2供給寫入數據。在刷新工作的情況下，向SDRAM2提供刷新命令，在校準工作的情況下，向SDRAM2提供校準命令。響應控制部33根據寄存器訪問及存儲器訪問的訪問結果生成響應包，指定訪問請求元(CPU等含有的訪問請求電路的任一個)的發(fā)起端而將響應包輸出到內部總線21。在響應讀取工作的響應包含有讀取數據，在響應寫入工作的響應包含有寫入完成通知。器件控制部35以請求包所含有的指令單位發(fā)出控制命令。例如，器件控制部35在接收請求相對于SDRAM2的64字節(jié)的連續(xù)數據的訪問的請求包時，生成64字節(jié)的爆發(fā)訪問(burst access)所用的控制命令。在響應該控制命令的SDRAM訪問的中途存在有優(yōu)先度較高的SDRAM工作的情況下，器件控制部35管理中斷的SDRAM訪問的訪問經過，優(yōu)先度較高的SDRAM工作完成后能使中斷的SDRAM訪問工作再開始。這樣的等待控制以往已經進行，因此，省略更詳細的說明。《刷新及校準控制功能》以下，詳述SDRAM控制器20相對于SDRAM的刷新命令發(fā)出控制功能和校準命令發(fā)出控制功能。寄存器部34作為設定有刷新命令及校準命令的發(fā)出控制所用的控制數據的寄存器，具有刷新周期寄存器REFINT、最大剩余次數寄存器REFPMAX、校準周期寄存器CALINT、第一抑制期間寄存器TCALRZ、第二抑制期間寄存器TCALZR、作為第二閾值的強制閾值寄存器REFTH，這些寄存器利用CPUlO可編程地設定所要的值。器件控制部35作為刷新命令及校準命令的發(fā)出控制所用的運算電路，具有刷新周期計數器intent、剩余次數計數器pent、校準周期計數器calcnt、第一抑制期間計數器rzcnt、第二抑制期間計數器zrcnt、作為第一閾值的緊急閾值寄存器REFTHO、校準閾值寄存器 CALTHO。刷新周期寄存器REFINT設定刷新工作的平均間隔即刷新周期。刷新周期計數器intent對被上述刷新周期寄存器REFINT設定的刷新周期的期間計數。即，該刷新周期計數器intent按每時鐘執(zhí)行倒數計時，當計數值為0時，刷新周期寄存器REFINT的值重置而繼續(xù)倒數計時。最大剩余次數寄存器REFPMAX設定作為先行刷新數的刷新命令剩余發(fā)出次數。剩余次數計數器pent每次發(fā)出上述刷新命令遞增1，每當上述刷新周期計數器intent的刷新周期期間的計數滿值時遞減I。即，剩余次數計數器pent通過發(fā)出刷新命令而遞增1，在刷新周期計數器intent為0時遞減I。刷新周期計數器intent定位為下位側計數器時,剩余次數計數器pent能定位為其上位側計數器。刷新工作基本上利用未請求存儲器訪問的空閑時間進行，因此，將必須使針對SDRAM2的所有存儲器單元的刷新工作完成的時間細分化而利用刷新周期計數器的計數值進行管理，其整體的時間利用上側的剩余次數計數器pent管理。工作詳細如后述。校準周期寄存器CALINT設定作為校準間隔的校準周期。校準周期計數器calcnt對被上述校準周期寄存器CALINT設定的校準周期的期間進行計數。即，校準周期計數器calcnt每發(fā)出刷新命令時遞增I，其計數值達到校準周期寄存器CALINT的設定值時，歸零。校準周期比刷新周期長。
第一抑制期間寄存器TCALRZ指定在發(fā)出上述刷新命令發(fā)出后抑制上述校準命令發(fā)出的期間。第一抑制期間計數器rzcnt對被上述第一抑制期間寄存器TCALRZ設定的期間計數。即，在發(fā)出刷新命令時，第一抑制期間寄存器TCALRZ的設定值被載入，以時鐘單位開始遞減工作，當計數值為0時，計數工作停止。第二抑制期間寄存器TCALZR指定在上述校準命令發(fā)出后抑制上述刷新命令發(fā)出的期間。第二抑制期間計數器zrcnt對被上述第二抑制期間寄存器TCALZR設定的期間計數。即，在發(fā)出校準命令時，第二抑制期間寄存器TCALZR的設定值被載入，以時鐘單位開始遞減工作，當計數值為0時，計數工作停止。強制閾值寄存器REFTH設定有作為第二閾值的強制閾值，該第二閾值用于通過與上述刷新周期計數器intent的計數值相比較來判斷是否應強制發(fā)出刷新命令。控制邏輯36根據寄存器REFINT、REFPMAX、TCALZR的設定值利用內部運算生成作為第一閾值的緊急閾值并對寄存器REFTHO設置，該第一閾值用于判斷是否應進行比刷新命令的強制發(fā)出優(yōu)先度更高的緊急發(fā)出。關于發(fā)出校準命令，控制邏輯36根據寄存器CALINT,TCALZR的設定值利用內部運算生成校準閾值并對寄存器CALTHO設置，該校準閾值用于相對于上述校準周期計數器calcnt的計數值判斷是否應緊急地發(fā)出校準命令。圖7例示SDRAM控制器20的刷新命令及校準命令的發(fā)出定時。在發(fā)出刷新命令(REF)后，利用第一抑制期間計數器rzcnt在由上述第一抑制期間寄存器TCALRZ的設定值指定的第一抑制期間tIZQCS之間抑制校準命令的發(fā)出，得以保證在接著刷新工作之后對SDRAM2的存儲器訪問。同樣地，在發(fā)出校準命令(ZQCS)后，利用第二抑制期間計數器zrcnt在由上述第二抑制期間寄存器TCALZR的設定值指定的第二抑制期間tIREF之間抑制刷新命令的發(fā)出，得以保證在接著校準工作之后對SDRAM2的存儲器訪問。相對于此，在未進行上述抑止期間的控制的情況下，如圖8所例示，與刷新命令(FRE)連續(xù)地發(fā)出校準命令(ZQCS)時，在刷新工作期間tREF和校準工作期間tZQCS吻合的期間不能進行SDRAM訪問?！蹲詣铀⑿驴刂屏鞒獭穲D9例示使用刷新命令的自動刷新的控制流程。自動刷新被啟動而選擇自動刷新工作模式時(SI)，若第二抑制期間計數器zrcnt的值不為0，則是圖7的禁止期間tIREF，因此，等待該期間的經過(S2)。在經過了禁止期間tIREF時，判斷剩余次數計數器pent是否為零(S3)，若不為零，則進行先行刷新工作S6。在剩余次數計數器pent為零的情況下，若刷新周期計數器intent的值不小于強制閾值寄存器REFTH的強制閾值的值，有一定富余，因此，同樣地也進行先行刷新工作S6 (S4)。在刷新周期計數器intent的值小于強制閾值寄存器REFTH的強制閾值的情況下(S4)，進一步判斷刷新周期計數器intent的值是否小于緊急閾值寄存器REFTHO的緊急閾值，若不小于則還有富余，因此進行強制刷新工作S7，若小于則沒有富余，因此進行緊急刷新工作S8。圖10例示先行刷新工作的控制流程。在先行刷新工作中，最初判斷剩余次數計數器pent的值是否小于最大剩余次數寄存器REFPMAX的值(SlO)，若大于，在當前時刻需要的刷新工作足夠，因此，處理結束。在剩余次數計數器pent的值小于最大剩余次數寄存器REFPMAX的值的情況下，判斷內部總線21的請求包相對于訪問請求的SDRAM訪問是否完成(Sll)，若未完成，則處理結束。若未完成，則發(fā)出刷新命令(S12)，接著，剩余次數計數器pent的值遞增I (S13),處理結束。
圖11例示強制刷新工作的控制流程。在強制刷新工作中，最初判斷來自內部總線21的請求包相對于訪問請求的SDRAM訪問是否完成(S20)，若未完成，則處理結束，若完成，則發(fā)出刷新命令(S21)，接著，剩余次數計數器pent的值遞增I (S22)，處理結束。圖12例示緊急刷新工作的控制流程。在緊急刷新工作中，即使來自內部總線21的請求包相對于訪問請求的SDRAM訪問未完成，也發(fā)出刷新命令(S30),接著,剩余次數計數器pent的值遞增I (S31)，處理結束。在SDRAM訪問的中途，訪問中斷而強制地發(fā)出刷新命令時，如前所述，SDRAM控制器20進行在刷新完成后使中斷的SDRAM訪問再開始的控制。《自動校準控制流程》圖13例示使用校準命令的自動校準的控制流程。自動校準被啟動而自動校準工作模式被選擇時(S40)，若第一抑制期間計數器rzcnt的值不為0，則是圖7的禁止期間tIZQCS，因此等待該期間的經過(S41)。在經過了禁止期間tIZQCS時，判斷校準周期計數器calcnt是否達到了校準周期寄存器CALINT的設定值(S42)，若未達到，則等待達到到，若達至IJ，則判斷刷新周期計數器intent的值是否為校準閾值CALTHO以下(S43)。若被倒數的刷新周期計數器intent的值不為校準閾值CALTHO以下，則還有富余，因此，進行通常校準工作(S44)。在S43的判斷下刷新周期計數器intent的值為校準閾值CALTHO以下的情況下，由于已經沒有富余，因此，進行緊急校準工作S45。圖14例示通常校準工作的控制流程。在通常校準工作下，最初判斷來自內部總線21的請求包相對于訪問請求的SDRAM訪問是否完成(S50)，若未完成，則處理結束，若完成，則發(fā)出校準命令(S51)，處理結束。圖15例示緊急校準工作的控制流程。在緊急刷新工作中，即使來自內部總線21的請求包相對于訪問請求的SDRAM訪問未完成，也發(fā)出校準命令(S60)，處理結束。在SDRAM訪問的中途，訪問中斷而強制地發(fā)出校準命令時，如前所述，SDRAM控制器20進行在校準工作完成后使中斷的SDRAM再開始的訪問?！豆ぷ鞫〞r》圖16例示進行通常校準的情況下的工作定時。在時刻tl，在刷新周期計數器intent的值為N時發(fā)出刷新命令REF,與此同步地,剩余次數計數器pent的值從M遞增到M+1，校準周期計數器calcnt的值初始化為O。另外，第一抑制期間寄存器TCALRZ的值被寫入第一抑制期間計數器rzcnt而開始時鐘的計數。第一抑制期間計數器rzcnt的值從初始值到0的、從時刻tl (刷新命令發(fā)出后)到t2的期間為新的校準命令的發(fā)出抑制期間tIZQCS。在該期間，發(fā)出例如行地址類的激活命令ACT、讀取命令READ。時刻t2以后能發(fā)出校準命令，例如時刻t3發(fā)出校準命令ZQCS。在發(fā)出校準命令ZQCS時，第二抑制期間寄存器TCALZR的值被載入第二抑制期間計數器zrcnt而開始時鐘的計數。第二抑制期間計數器zrcnt的值從初始值到0的、時刻t3 (校準命令發(fā)出后)到t4的期間為新的刷新命令REF的發(fā)出抑制期間tIREF。在該期間，例如發(fā)出行地址類的激活命令ACT、讀取命令READ。圖17例示進行緊急校準情況下的工作定時。在時刻tl，刷新周期計數器intent的值為I時，發(fā)出刷新命令REF，與此同步地，剩余次數計數器pent的值從0遞增到1，校準周期計數器calcnt的值初始化為O。另外，第一抑制期間寄存器TCALRZ的值被載入第一抑制期間計數器rzcnt而開始時鐘的計數。第一抑制期間計數器rzcnt的值從初始值到0的、時刻tl到t2的期間為新的校準命令的發(fā)出抑制期間tIZQCS。在該期間，發(fā)出例如行地址系的激活命令ACT、讀取命令READ。在此，在時刻t2，校準周期計數器calcnt的值遞增到寄存器CALINT的初始值，刷新周期計數器intent的值小于閾值CALTHO，因此，選擇緊急校準工作。由此，經過全部預充電命令(即將所有存儲體作為對象指示預充電工作的命令)PREA的發(fā)出，在時刻t4發(fā)出校準命令ZQCS。在發(fā)出校準命令ZQCS時，第二抑制期間寄存器TCALZR的值被載入第二抑制期間計數器zrcnt而開始時鐘的計數。第二抑制期間計數器zrcnt的值從初始值到O的、從時刻t3到t4的期間為新的刷新命令REF的發(fā)出抑制期間tIREF。在該期間，發(fā)出例如行地址類的激活命令ACT、讀取命令READ。在此，在時刻t4，剩余次數計數器pent的值遞減到0,并且,刷新周期計數器intent的值小于閾值REFTH0,因此，緊急刷新工作被選擇。由此，經過全部預充電命令(即將所有存儲體作為對象指示預充電工作的命令)PREA的發(fā)出，在時刻t5發(fā)出刷新命令REF。在圖17的情況下，在時刻t3、t5的定時，向SDRAM控制器20請求總線訪問，SDRAM控制器20也如圖示地強制地發(fā)出校準命令ZQCS、刷新命令REF。與此相對，在圖16的情況下，在時刻t3、t5的定時，若向SDRAM控制器20請求總線訪問，則與圖示的定時不同，SDRAM控制器20不發(fā)出校準命令ZQCS、刷新命令REF，等待響應總線訪問的SDRAM訪問結束。圖18至圖20例示SDRAM控制器20選擇性地控制進行芯片選擇的多個SDRAM的情況下的校準工作的執(zhí)行形態(tài)。圖18表示相對于多個SDRAM并行地進行校準工作的情況下的工作定時，圖19表示依次執(zhí)行，圖20表示利用周期算法的逐次的事項。在圖18的并行執(zhí)行的情況下，整個執(zhí)行時間變短，但最大功耗變得過大。在圖19的情況下，最大功耗較小，但整個執(zhí)行時間變長。在圖20的情況下，與圖19的情況相同，但由于多次校準工作的串連連續(xù)而使存儲器訪問連續(xù)、變得過長的問題得到解決。采用上述實施方式，獲得以下的作用效果。〔I〕能使刷新命令的發(fā)出和校準命令的發(fā)出不連續(xù)，能防止兩個命令連續(xù)導致的訪問速度的降低?！?〕能在寄存器可編程地分別設定在刷新命令發(fā)出后抑制上述校準命令發(fā)出的期間、在校準命令發(fā)出后抑制上述刷新命令發(fā)出的期間。〔3〕通過采用緊急刷新工作，能應對刷新休止期間變長了的緊急時?！?〕通過采用強制刷新工作，在刷新工作的緊急度較低的情況下，能保證相對于來自上述訪問請求電路的訪問請求的SDRAM訪問的連續(xù)性而避免訪問性能降低?！?〕在不對SDRAM進行訪問時，若總是進行刷新工作，則不僅工作浪費，而且訪問請求電路對SDRAM的訪問機會減少。通過考慮剩余次數統(tǒng)計值，那樣的缺點不顯著化?？傊?，在刷新工作的緊急度更低的情況下，能使相對于SDRAM的來自上述訪問請求電路的訪問相對于刷新工作最優(yōu)先?！?〕通過采用緊急校準工作，能應對校準休止期間變長了的緊急時?！?7〕通過采用通常校準工作，在校準工作的緊急度較低的情況下，能保證相對于來自上述訪問請求電路的訪問請求的SDRAM訪問的連續(xù)性而避免訪問性能降低?！?〕通過采用校準周期計數器每次發(fā)出刷新命令進行計數工作，計數值達到校準周期寄存器的設定值時返回初始值的控制，在應進行校準工作的間隔相對于應進行刷新工作的間隔較長時，校準周期計數器的計數工作的控制變得容易。特別是，那樣的控制與利用上述刷新周期計數器的值是否達到校準閾值(CALTHO)來判斷是否應發(fā)出上述的緊急的校準命令的工作的匹配性優(yōu)異。以上基于實施方式具體地說明了本發(fā)明人完成的發(fā)明，但本發(fā)明不限定于此，在不脫離其要旨的范圍內能進行各種變更當然不用說。例如，SDRAM不限定于DDR3。與SDRAM控制器相連接的SDRAM的數量不限定。寄存器設定不限定于CPU的設定。另外，也可以代替寄存器而使用其他的電路。微型計算機的片上電路模塊不限定于上述說明，內部總線不限定于上述，也可以是多層總線，且不限定于分割傳輸總線。另外，相對于SDRAM的訪問命令不限定于激活命令ACT、讀取命令READ、寫入命令等，也可以包含其他命令或是不同的命令。產業(yè)h的可利用件本發(fā)明能廣泛地應用于控制DDR-SDRAM的存儲器控制技術、特別是刷新命令和校準命令的發(fā)出控制技術。I微型計算機(MCU)2 SDRAM10 CPU11 DMAC12繪制控制器(DRWC)13顯示控制器(DISPC)14網絡控制器(NETC)15時鐘脈沖產生器(CPG)16圖像編解碼器(VCODEC)17音頻編解碼器(SCODEC)18 定時器(TMR)19 串行接口(SRLIF)20作為存儲器控制電路的SDRAM控制器(SDRAMC) 21內部總線(IBUS)CK、CK#互補時鐘信號CKE時鐘有效信號DQ 輸入輸出數據DQS、DQS#數據選通信號CS#芯片選擇信號RAS#行地址選通信號CAS#列地址選通信號WE#允許寫入信號30 DDR 接口 控制部(DDRC)31 DDR 接口部(DDRIF)32請求控制部33響應控制部34寄存器部35器件控制部REFINT刷新周期寄存器
REFPMAX最大剩余次數寄存器CALINT校準周期寄存器TCALRZ第一抑制期間寄存器TCALZR第二抑制期間寄存器REFTH作為第二閾值的強制閾值寄存器intent刷新周期計數器pent剩余次數計數器calcnt校準周期計數器rzcnt第一抑制期間計數器zrcnt第二抑制期間計數器寄存器REFTHO作為第一閾值的緊急閾值CALTHO校準閾值寄存器
權利要求
1.一種半導體裝置，具有 存儲器控制電路，其控制DDR型的SDRAM ； 訪問請求電路，其向上述存儲器控制電路請求上述SDRAM的訪問， 上述存儲器控制電路發(fā)出如下命令訪問命令，其用于響應來自上述訪問請求電路的訪問請求；刷新命令，其用于以設定的刷新周期為基準而請求使上述SDRAM的存儲信息再現的刷新工作；校準命令，其用于以設定的校準周期為基準而請求校正上述SDRAM的內部狀態(tài)的校準工作，并且上述存儲器控制電路抑制在上述刷新命令發(fā)出后規(guī)定時間內發(fā)出上述校準命令，抑制在上述校準命令發(fā)出后規(guī)定時間內發(fā)出上述刷新命令。
2.根據權利請求I所述的半導體狀態(tài)，其特征在于 上述存儲器控制電路具有 第一抑制期間寄存器，其指定在上述刷新命令發(fā)出后抑制上述校準命令發(fā)出的期間； 第一抑制期間計數器，其對被上述第一抑制期間寄存器設定的期間進行計數； 第二抑制期間寄存器，其指定在上述校準命令發(fā)出后抑制上述刷新命令發(fā)出的期間； 第二抑制期間計數器，其對被上述第二抑制期間寄存器設定的期間進行計數， 在上述校準命令發(fā)出后，直到第一抑制期間計數器的計數值超過第一抑制期間寄存器所設定的期間為止，抑止刷新命令的發(fā)出， 在上述刷新命令發(fā)出后，直到第二抑制期間計數器的計數值超過第二抑制期間寄存器所設定的期間為止，抑止校準命令的發(fā)出。
3.根據權利請求2所述的半導體裝置，其特征在于， 上述存儲器控制電路具有 刷新周期寄存器，其設定刷新周期； 刷新周期計數器，其對被上述刷新周期寄存器設定的刷新周期的期間進行計數， 在上述刷新周期計數器的計數值達到第一閾值以后，即使響應來自上述訪問請求電路的訪問請求的訪問未完成，也發(fā)出上述刷新命令。
4.根據權利請求3所述的半導體裝置，其特征在于， 上述存儲器控制電路在上述刷新周期計數器的計數值達到上述第一閾值之前的第二閾值以后，在響應來自上述訪問請求電路的訪問請求的訪問完成時，發(fā)出上述刷新命令。
5.根據權利請求4所述的半導體裝置，其特征在于， 上述存儲器控制電路具有 最大剩余次數寄存器，其設定刷新命令剩余發(fā)出次數； 剩余次數計數器，其每發(fā)出上述刷新命令時遞增1，每當上述刷新周期計數器的刷新周期期間的計數滿值時遞減1， 以上述刷新周期計數器的計數值達到上述第二閾值、上述剩余次數計數器的計數值未達到上述最大剩余次數寄存器的設定值為條件，在響應來自上述訪問請求電路的訪問請求的訪問完成時，發(fā)出上述刷新命令。
6.根據權利請求3所述的半導體裝置，其特征在于， 上述存儲器控制電路具有 校準周期寄存器，其設定校準周期； 校準周期計數器，其對被上述校準周期寄存器設定的校準周期的期間進行計數，在上述校準周期計數器的計數值達到由上述校準周期寄存器指定的值且上述刷新周期計數器的值達到校準閾值的情況下，即使響應來自上述訪問請求電路的訪問請求的訪問未完成，也發(fā)出上述校準命令。
7.根據權利請求6所述的半導體裝置，其特征在于， 上述存儲器控制電路在上述校準周期計數器的計數值達到由上述校準周期寄存器指定的值且上述刷新周期計數器的值未達到校準閾值的情況下，在響應來自上述訪問請求電路的訪問請求的訪問完成的情況下，發(fā)出上述校準命令。
8.根據權利請求7所述的半導體裝置，其特征在于， 上述校準周期計數器在每發(fā)出刷新命令時進行計數工作，在計數值達到校準周期寄存器的設定值時，返回初始值。
9.一種數據處理系統(tǒng)，其具有DDR 型的 SDRAM ； 與上述SDRAM相連接的微型計算機， 上述微型計算機具有控制上述SDRAM的存儲器控制電路和向上述存儲器控制電路請求上述SDRAM的訪問的訪問請求電路， 上述存儲器控制電路發(fā)出下述命令訪問命令，其用于響應來自上述訪問請求電路的訪問請求；刷新命令，其用于以設定的刷新周期為基準而請求使上述SDRAM的存儲信息再現的刷新工作；校準命令，其用于以設定的校準周期為基準而請求校正上述SDRAM的內部狀態(tài)的校準工作，上述存儲器控制電路抑制在上述刷新命令發(fā)出后規(guī)定時間內發(fā)出上述校準命令，抑制在上述校準命令發(fā)出后規(guī)定時間內發(fā)出上述刷新命令。
10.根據權利請求9所述的數據處理系統(tǒng)，其特征在于， 作為上述訪問請求電路之一，具有CPU。
11.根據權利請求9所述的數據處理系統(tǒng)，其特征在于， 上述存儲器控制電路具有 第一抑制期間計數器，其對由上述CPU指定的第一抑制期間進行計數； 第二抑制期間計數器，其對由上述CPU指定的第二抑制期間進行計數， 在上述校準命令發(fā)出后，直到第一抑制期間計數器的計數值超過第一抑制期間為止，抑止刷新命令的發(fā)出， 在上述刷新命令發(fā)出后，直到第二抑制期間計數器的計數值超過第二抑制期間為止，抑止校準命令的發(fā)出。
12.根據權利請求11所述的數據處理系統(tǒng)，其特征在于， 上述存儲器控制電路具有對由上述CPU指定的刷新周期的期間進行計數的刷新周期計數器， 在上述刷新周期計數器的計數值達到第一閾值以后，即使響應來自上述訪問請求電路的訪問請求的訪問未完成，也發(fā)出上述刷新命令。
13.根據權利請求12所述的數據處理系統(tǒng)，其特征在于， 上述存儲器控制電路在上述刷新周期計數器的計數值達到上述第一閾值之前的第二閾值以后，在響應來自上述訪問請求電路的訪問請求的訪問完成時，發(fā)出上述刷新命令。
14.根據權利請求13所述的數據處理系統(tǒng)，其特征在于，上述存儲器控制電路具有 最大剩余次數寄存器，其設定刷新命令剩余發(fā)出次數； 剩余次數計數器，其在每發(fā)出上述刷新命令時遞增1，每當上述刷新周期計數器的刷新周期期間的計數滿值時遞減1， 以上述刷新周期計數器的計數值達到上述第二閾值、上述剩余次數計數器的計數值達到上述最大剩余次數寄存器的設定值為條件，在響應來自上述訪問請求電路的訪問請求的訪問完成時，發(fā)出上述刷新命令。
15.根據權利請求12所述的數據處理系統(tǒng)，其特征在于， 上述存儲器控制電路具有對由上述CPU指定的校準周期的期間進行計數的校準周期計數器， 在上述校準周期計數器的計數值達到上述校準周期的期間且上述刷新周期計數器的值達到校準閾值的情況下，即使響應來自上述訪問請求電路的訪問請求的訪問未完成，也發(fā)出上述校準命令。
16.根據權利請求15所述的數據處理系統(tǒng)，其特征在于， 上述存儲器控制電路在上述校準周期計數器的計數值達到上述校準周期的期間且上述刷新周期計數器的值未達到校準閾值的情況下，在響應來自上述訪問請求電路的訪問請求的訪問完成的情況下，發(fā)出上述校準命令。
17.根據權利請求16所述的數據處理系統(tǒng)，其特征在于， 上述校準周期計數器在每次發(fā)出刷新命令進行計數工作，在計數值達到校準周期的期間時返回初始值。
全文摘要
本發(fā)明提供使刷新命令的發(fā)出和校準命令的發(fā)出不連續(xù)的存儲器控制技術。存儲器控制電路(30)發(fā)出用于以設定的刷新周期為基準而請求刷新工作的刷新命令和用于以設定的校準周期為基準而請求校準工作的校準命令，存儲器控制電路(30)抑制在刷新命令發(fā)出后規(guī)定時間內發(fā)出校準命令，抑制在校準命令發(fā)出后規(guī)定時間內發(fā)出刷新命令。
文檔編號G06F12/00GK103038754SQ201180037119
公開日2013年4月10日 申請日期2011年6月21日 優(yōu)先權日2010年7月29日
發(fā)明者佐藤純桂, 本田信彥 申請人:瑞薩電子株式會社