專利名稱：一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新 型涉及一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，用于兩片DSP之間的高速串行LVDS數(shù)據(jù)傳輸。
背景技術(shù)：
在多處理器組成的系統(tǒng)中，處理器之間進(jìn)行數(shù)據(jù)傳輸?shù)姆绞揭话阃ㄟ^(guò)各類總線或點(diǎn)對(duì)點(diǎn)傳輸方式實(shí)現(xiàn)。基于總線的數(shù)據(jù)傳輸架構(gòu)由于多個(gè)處理器共享總線，需要在各個(gè)處理器之間進(jìn)行總線仲裁?？偩€仲裁不利于實(shí)時(shí)處理的應(yīng)用場(chǎng)合，因?yàn)閼?yīng)用程序把總線申請(qǐng)?zhí)峤恢?，須等候總線仲裁機(jī)制的授權(quán)之后才能占用總線進(jìn)行數(shù)據(jù)傳輸，而這段等候的時(shí)間對(duì)應(yīng)用程序來(lái)說(shuō)是難以預(yù)知的。與總線傳輸方式不同，點(diǎn)對(duì)點(diǎn)傳輸方式的傳輸發(fā)起時(shí)機(jī)完全由應(yīng)用程序控制，因此傳輸?shù)臅r(shí)間對(duì)應(yīng)用程序是完全可以預(yù)知的，這樣應(yīng)用程序就可以在數(shù)據(jù)交換和數(shù)據(jù)處理之間的時(shí)間安排方面作出精確預(yù)算，符合實(shí)時(shí)處理的應(yīng)用需求。點(diǎn)對(duì)點(diǎn)傳輸方式已經(jīng)在實(shí)時(shí)處理領(lǐng)域中有所應(yīng)用，例如ADI公司的虎鯊系列處理器中就使用了點(diǎn)對(duì)點(diǎn)傳輸方式，但是該公司的傳輸協(xié)議規(guī)定，必須在發(fā)送端和接收端對(duì)應(yīng)設(shè)置相同的傳輸模式、傳輸長(zhǎng)度參數(shù)，需要發(fā)送端和接收端作相同的設(shè)置，這種設(shè)置是事先約定好的，不能實(shí)時(shí)更改。
發(fā)明內(nèi)容本實(shí)用新型的目的在于提供一種能夠簡(jiǎn)化接收端參數(shù)配置、發(fā)送端能夠?qū)崟r(shí)更改傳輸參數(shù)、使傳輸更為靈活的基于串行數(shù)據(jù)傳輸方式的鏈路接口電路。其技術(shù)方案是一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，包括處理器內(nèi)核 Link發(fā)送端的接口電路，處理器內(nèi)核Link接收端的接口電路，以及鏈接在Link發(fā)送端與 Link接收端鏈路口之間的8位數(shù)據(jù)線和三根控制線；所述處理器內(nèi)核Link發(fā)送端的接口電路，具有DMA傳輸控制寄存器，用于設(shè)置鏈路DMA傳輸需要的控制信號(hào)；根據(jù)設(shè)置控制字可以按照系統(tǒng)主時(shí)鐘的2、4、6、8不同分頻周期產(chǎn)生的隨路時(shí)鐘發(fā)生器；根據(jù)設(shè)置控制字內(nèi)容可以產(chǎn)生發(fā)送端片內(nèi)存儲(chǔ)器讀地址，且同時(shí)也產(chǎn)生Link 口傳輸協(xié)議中的傳輸請(qǐng)求信號(hào)的發(fā)送端DMA控制器；2*8*32bit的發(fā)送乒乓緩沖器，用于DMA數(shù)據(jù)緩存；8個(gè)并行的可以支持16bit或32bit位寬的并串轉(zhuǎn)換電路，用于同時(shí)輸出8個(gè)通道的串行數(shù)據(jù)；所述處理器內(nèi)核Link接收端的接口電路，具有DMA接收控制寄存器，用于配置鏈路DMA接收需要的控制信號(hào)；根據(jù)控制字內(nèi)容可以產(chǎn)生接收端片內(nèi)存儲(chǔ)器寫(xiě)地址，同時(shí)也產(chǎn)生Link 口傳輸協(xié)議中的傳輸應(yīng)答信號(hào)的接收端DMA控制器；[0015]2*8*32bit的接收乒乓緩沖器，用于DMA數(shù)據(jù)緩存；8個(gè)并行的可以支持16bit或32bit位寬的串并轉(zhuǎn)換電路，用于同時(shí)接收8個(gè)通道的串行數(shù)據(jù)；所述鏈路口采用發(fā)送端向接收端傳送參數(shù)的傳輸協(xié)議，用于在兩片數(shù)字信號(hào)處理器間實(shí)現(xiàn)基于LVDS接口的鏈路傳輸。上述的鏈路口是獨(dú)立的雙向口，在發(fā)送的同時(shí)可以從對(duì)方接收數(shù)據(jù)。上述的鏈路口隨路時(shí)鐘的上升沿和下降沿都進(jìn)行數(shù)據(jù)傳輸。上述的傳輸協(xié)議為第一步驟，判斷發(fā)送端DMA傳輸是否有效啟動(dòng)； 第二步驟，根據(jù)預(yù)設(shè)相應(yīng)控制字值產(chǎn)生分頻隨路時(shí)鐘TR_CLK ；第三步驟，如果有效啟動(dòng)，根據(jù)接收端ACK信號(hào)，判斷是否準(zhǔn)備好建立鏈路傳輸， 如條件滿足則產(chǎn)生碼形“110011”的傳輸請(qǐng)求啟動(dòng)信號(hào)IRQ，開(kāi)始建立一次鏈路傳輸；第四步驟，發(fā)送端通過(guò)并串轉(zhuǎn)換通道0將2個(gè)32bit控制字傳遞給接收端；第五步驟，發(fā)送端DMA控制器連續(xù)產(chǎn)生片內(nèi)存儲(chǔ)器讀地址，并進(jìn)行地址總線仲裁；第六步驟，若取得讀總線控制權(quán)，就將此地址所讀取的存儲(chǔ)器中數(shù)據(jù)寫(xiě)入到發(fā)送乒乓緩存中，并繼續(xù)計(jì)算下一個(gè)地址，如果無(wú)效，則等待仲裁有效后再繼續(xù)下一個(gè)地址地算；第七步驟，乒乓緩存中的乒緩存寫(xiě)滿后，開(kāi)始進(jìn)行并串轉(zhuǎn)換，將數(shù)據(jù)串行發(fā)送出去至接收端，同時(shí)切換內(nèi)存與乒乓緩存的聯(lián)系，將從片內(nèi)存儲(chǔ)器讀取數(shù)據(jù)寫(xiě)入乓緩存中；第八步驟，接收端接收串行數(shù)據(jù)并進(jìn)行串并轉(zhuǎn)換工作，將轉(zhuǎn)換后的并行數(shù)據(jù)存入接收乒緩存中；第九步驟，接收端啟動(dòng)DMA控制器，連續(xù)產(chǎn)生片內(nèi)存儲(chǔ)器寫(xiě)地址并進(jìn)行地址總線仲裁；第十步驟，若取得寫(xiě)總線控制權(quán)，則將接收緩存中數(shù)據(jù)寫(xiě)入到相應(yīng)的片內(nèi)存儲(chǔ)器中，并繼續(xù)計(jì)算下一個(gè)地址，如果無(wú)效，則等待仲裁有效后再繼續(xù)下一個(gè)地址地算，直至將乒緩存數(shù)據(jù)讀空后切換到乓緩存繼續(xù)等待進(jìn)數(shù)；第十一步，接收端DMA控制器同時(shí)判斷是否繼續(xù)響應(yīng)發(fā)送端口的傳輸請(qǐng)求并送出 ACK應(yīng)答信號(hào)；第十二步，當(dāng)發(fā)送端乓緩存已滿且接收端響應(yīng)的ACK信號(hào)有效(‘1’)，則繼續(xù)上述步驟，將發(fā)送端乓緩存內(nèi)的數(shù)據(jù)經(jīng)過(guò)并串——串并轉(zhuǎn)換傳輸給接收端乓緩存，重復(fù)操作直至地址計(jì)數(shù)長(zhǎng)度達(dá)到程序員所設(shè)定的一次DMA傳輸長(zhǎng)度，Link 口傳輸工作結(jié)束，給出發(fā)送結(jié)束標(biāo)志和接收結(jié)束標(biāo)志。其技術(shù)效果是本實(shí)用新型采用點(diǎn)對(duì)點(diǎn)的數(shù)據(jù)傳輸方式，并在傳輸協(xié)議中采用由數(shù)據(jù)的發(fā)送端發(fā)起傳輸，并且傳輸模式、傳輸長(zhǎng)度參數(shù)由發(fā)送端傳送給接收端，接收端接收到參數(shù)之后即自動(dòng)配置接收端的控制寄存器，這樣就使接收端的應(yīng)用程序在參數(shù)配置方面得到了簡(jiǎn)化；同時(shí)，每次傳輸開(kāi)始時(shí)，發(fā)送端將傳輸模式、傳輸長(zhǎng)度信息傳送給接收端，這樣發(fā)送端就能夠?yàn)槊看蝹鬏斉渲貌煌哪Ｊ胶烷L(zhǎng)度參數(shù)，達(dá)到實(shí)時(shí)更改傳輸模式和傳輸長(zhǎng)度的效果，使得數(shù)據(jù)傳輸更為靈活，從而有效的解決了實(shí)時(shí)處理應(yīng)用場(chǎng)合的數(shù)據(jù)傳輸問(wèn)題，為 DSP處理器的內(nèi)部或外部的數(shù)據(jù)傳輸提供了一個(gè)快速、獨(dú)立的通信機(jī)制，本接口電路也可以與其他使用相同協(xié)議的I/O設(shè)備連接通信。
圖1是本實(shí)用新型的結(jié)構(gòu)框圖。圖2是處理器內(nèi)核Link發(fā)送端的接口電路結(jié)構(gòu)圖。
圖3是發(fā)送端的并串轉(zhuǎn)換電路結(jié)構(gòu)圖。圖4是處理器內(nèi)核Link接收端的接口電路結(jié)構(gòu)圖。圖5是接收端的串并轉(zhuǎn)換電路結(jié)構(gòu)圖。圖6是TR_CLK信號(hào)，IRQ信號(hào)和ACK信號(hào)之間的時(shí)序波形圖。
具體實(shí)施方式
如圖1所示，基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，包括處理器內(nèi)核Link發(fā)送端的接口電路，處理器內(nèi)核Link接收端的接口電路，以及鏈接在Link發(fā)送端與Link接收端鏈路口之間的8位數(shù)據(jù)線LINK_DATA[7:0]和三根控制線TR_CLK，IRQ，ACK。其中TR_ CLK, IRQ以及LINK_DATA[7:0]是由Link 口發(fā)送端輸出給Link 口接收端，ACK信號(hào)則是由 Link 口接收端反饋給Link 口發(fā)送端。處理器內(nèi)核Link發(fā)送端的接口電路(見(jiàn)圖2)，具有DMA傳輸控制寄存器，隨路時(shí)鐘發(fā)生器，DMA控制器，一組2*8*32bit的乒乓數(shù)據(jù)緩存和8個(gè)并串轉(zhuǎn)換電路，輸出位 8*lbit串行數(shù)據(jù)。每個(gè)DMA控制器需要根據(jù)程序員對(duì)相應(yīng)DMA控制寄存器進(jìn)行正確的配置才能啟動(dòng)數(shù)據(jù)傳輸工作。數(shù)據(jù)傳輸長(zhǎng)度決定在一次數(shù)據(jù)傳輸過(guò)程中需要傳輸?shù)臄?shù)據(jù)量。DMA數(shù)據(jù)緩存為一組乒乓結(jié)構(gòu)的16*32bit數(shù)據(jù)寄存器，當(dāng)一組數(shù)據(jù)寄存器進(jìn)行數(shù)據(jù)傳輸時(shí)，另一組數(shù)據(jù)寄存器接收從存儲(chǔ)器讀總線傳送來(lái)的數(shù)據(jù)，當(dāng)數(shù)據(jù)傳輸結(jié)束時(shí)，檢查另一組接收的數(shù)據(jù)寄存器是否接收完畢，當(dāng)數(shù)據(jù)寄存器準(zhǔn)備完畢的同時(shí)，檢查L(zhǎng)ink 口接收端是否準(zhǔn)備好，一旦都準(zhǔn)備完畢，則內(nèi)部數(shù)據(jù)緩存發(fā)生乒乓交換，下一組數(shù)據(jù)傳輸就開(kāi)始進(jìn)行。在步驟一中，DMA啟動(dòng)脈沖由指令確定，一旦指令發(fā)出DMA啟動(dòng)信號(hào)，則執(zhí)行步驟二，根據(jù)預(yù)設(shè)的相應(yīng)控制字值產(chǎn)生分頻隨路時(shí)鐘TR_CLK。同時(shí)執(zhí)行步驟三，DMA發(fā)送端控制器檢查L(zhǎng)ink 口接收端是否準(zhǔn)備好，Link 口接收端DMA在上電復(fù)位或上次DMA傳輸結(jié)束后保持接收響應(yīng)信號(hào)ACK為高電平，表示停止DMA接收工作。當(dāng)正確配置Link 口接收端DMA控制寄存器并置接收傳輸使能位有效后，接收響應(yīng)信號(hào)ACK拉低，表示準(zhǔn)備好進(jìn)行DMA接收工作，發(fā)端通過(guò)傳輸請(qǐng)求信號(hào)IRQ連續(xù)發(fā)送碼形為“ 110011 ”的DMA發(fā)送請(qǐng)求信號(hào)，并且隨后執(zhí)行步驟四，連續(xù)送出兩個(gè)32bit控制字給接收端。此時(shí)IRQ維持低電平。接收端檢測(cè)到此IRQ 碼形信號(hào)后進(jìn)行控制字接收準(zhǔn)備，并將隨后收到的2個(gè)32bit控制字按位分別賦值給接收控制寄存器所對(duì)應(yīng)的控制位，之后將ACK信號(hào)拉高表示可以接收正常數(shù)據(jù)。在步驟五中，發(fā)送端在發(fā)送完控制字之后將IRQ信號(hào)拉高，同時(shí)將源起始地址送到讀總線仲裁電路進(jìn)行仲裁，一旦取得總線控制權(quán)，執(zhí)行步驟六，將此地址所訪問(wèn)的存儲(chǔ)器中32bit數(shù)據(jù)(Ram_data) 寫(xiě)入到相應(yīng)的發(fā)送乒緩存中，然后用起始地址加步進(jìn)值計(jì)算出新地址值(raddr)，并重復(fù)上述操作，直至將深度為8的發(fā)送乒緩存填滿并給出緩存滿標(biāo)志(reg_fUll)，隨后切換至發(fā)送乓緩存，繼續(xù)計(jì)算地址直至將發(fā)送乓緩存的8個(gè)寄存器填滿。在步驟七中，在發(fā)送端乒緩存寫(xiě)滿并且交換波信號(hào)(Tr_reg_SWitch)指向乓緩存的同時(shí)，將IRQ信號(hào)拉低，發(fā)送乒緩存中8個(gè)32bit數(shù)據(jù)(對(duì)應(yīng)8個(gè)串行LVDS通道)開(kāi)始進(jìn)行并串轉(zhuǎn)換與發(fā)送工作，接收端執(zhí)行步驟八，開(kāi)始接收串行數(shù)據(jù)并進(jìn)行串并轉(zhuǎn)換工作，且將轉(zhuǎn)換后的32bit并行數(shù)據(jù)存入接收乒緩存中。所有的并串——串并轉(zhuǎn)換、發(fā)送與接收工作都嚴(yán)格按照IRQ信號(hào)的下降沿同步。當(dāng)一次并串轉(zhuǎn)換工作結(jié)束時(shí)，給出一個(gè)傳輸結(jié)束標(biāo)志，同時(shí)檢測(cè)發(fā)送端緩存滿標(biāo)志和ACK信號(hào)是否都為高電平，如是，則表示下一組8個(gè)32bit數(shù)據(jù)已準(zhǔn)備好(乓緩存寫(xiě)滿)且接收端的緩存也準(zhǔn)備好(乓緩存為空)，可繼續(xù)接收數(shù)據(jù)，此時(shí)發(fā)送端的緩存交換波信號(hào)發(fā)生翻轉(zhuǎn)， IRQ信號(hào)維持低電平，繼續(xù)并串轉(zhuǎn)換與數(shù)據(jù)發(fā)送工作。若此時(shí)發(fā)送端緩存滿標(biāo)志或ACK信號(hào)有一個(gè)為低電平，則停止數(shù)據(jù)并串轉(zhuǎn)換 與發(fā)送工作，并將IRQ信號(hào)拉高，發(fā)送端緩存交換波信號(hào)維持不變；直到發(fā)送端緩存滿標(biāo)志和ACK信號(hào)都為‘1’時(shí)，將IRQ信號(hào)再次拉低，同時(shí)翻轉(zhuǎn)發(fā)送端的緩存交換波信號(hào)。在發(fā)送端緩存交換波信號(hào)發(fā)生翻轉(zhuǎn)時(shí)，會(huì)將發(fā)送端緩存滿標(biāo)志清零(拉低)，同時(shí)繼續(xù)讀地址計(jì)數(shù)，而IRQ信號(hào)的下降沿則會(huì)啟動(dòng)下一個(gè)數(shù)據(jù)的并串轉(zhuǎn)換與發(fā)送工作。重復(fù)操作直至地址計(jì)數(shù)長(zhǎng)度達(dá)到程序員所設(shè)定的DMA傳輸長(zhǎng)度，Link 口發(fā)送工作結(jié)束并給出發(fā)送結(jié)束標(biāo)志。串行數(shù)據(jù)傳輸字寬為32bit，這些數(shù)據(jù)均按照串行數(shù)據(jù)方式進(jìn)行傳輸，為了檢驗(yàn)數(shù)據(jù)在傳輸過(guò)程當(dāng)中是否存在錯(cuò)誤，每個(gè)數(shù)據(jù)都可以增加一位奇偶校驗(yàn)碼，即在原來(lái)數(shù)據(jù)位數(shù)的基礎(chǔ)上增加一位奇偶校驗(yàn)位。如果接收端串并轉(zhuǎn)換后數(shù)據(jù)奇偶校驗(yàn)的結(jié)果為‘ 1’，則表明數(shù)據(jù)在傳輸過(guò)程中出現(xiàn)錯(cuò)誤。并串轉(zhuǎn)換電路(見(jiàn)圖3)的工作方式為首先將數(shù)據(jù)緩存輸出的32bit數(shù)據(jù)(或不足32bit)按奇偶位分解成兩個(gè)16bit數(shù)據(jù)(或不足16bit)，分解后的兩個(gè)數(shù)據(jù)同時(shí)開(kāi)始并串轉(zhuǎn)換工作，轉(zhuǎn)換輸出先低位后高位，在轉(zhuǎn)換輸出端利用串行時(shí)鐘TR_CLK進(jìn)行奇偶位數(shù)據(jù)輸出選擇，TR_CLK為高電平時(shí)選擇偶數(shù)段串行輸出數(shù)據(jù)，為低時(shí)選擇奇數(shù)段輸出數(shù)據(jù)，這樣就等同于利用TR_CLK的上升沿和下降沿都進(jìn)行數(shù)據(jù)并串轉(zhuǎn)換與輸出工作。如隨路時(shí)鐘為 250MHz，則串口傳輸速率即可達(dá)到500MHz。處理器內(nèi)核Link接收端的接口電路(見(jiàn)圖4)，具有DMA接收控制寄存器，接收端 DMA控制器，一組2*8*32bit的乒乓數(shù)據(jù)緩存和8個(gè)串并轉(zhuǎn)換電路。接收DMA控制器需要程序員對(duì)相應(yīng)DMA控制寄存器進(jìn)行正確的設(shè)置才能正確啟動(dòng)數(shù)據(jù)接收工作。Link接收端的數(shù)據(jù)接收過(guò)程為8路接收到的串行數(shù)據(jù)先進(jìn)行串并轉(zhuǎn)換成為8路 32bit并行數(shù)據(jù)，串并轉(zhuǎn)換后的數(shù)據(jù)寄存到一個(gè)2*8*32bit的乒乓緩存內(nèi)，然后串行接收端口啟動(dòng)DMA控制器，并按照DMA計(jì)算的片內(nèi)存儲(chǔ)器地址順序?qū)⒕彺鏀?shù)據(jù)寫(xiě)入到相應(yīng)的存儲(chǔ)器中，同時(shí)判斷是否繼續(xù)響應(yīng)發(fā)送端口的傳輸請(qǐng)求并送出ACK應(yīng)答信號(hào)。具體的時(shí)序關(guān)系描述如下Link 口接收端DMA在程序員正確設(shè)置控制寄存器后保持接收響應(yīng)信號(hào)ACK為低電平，表示準(zhǔn)備好DMA接收工作，此時(shí)如果發(fā)送端啟動(dòng)DMA傳輸，將接收到碼形為“110011” 的DMA發(fā)送請(qǐng)求信號(hào)IRQ，接收端檢測(cè)到此IRQ信號(hào)后進(jìn)行控制字接收準(zhǔn)備，并將隨后收到的2個(gè)32bit控制字賦值給接收端控制寄存器。發(fā)送端在發(fā)送完控制字之后將IRQ信號(hào)拉高，當(dāng)發(fā)送端乒緩存準(zhǔn)備完畢(寫(xiě)滿)開(kāi)始正式傳送數(shù)據(jù)的時(shí)候，會(huì)將IRQ信號(hào)拉低，發(fā)送端的乒緩存中8個(gè)32bit數(shù)據(jù)(對(duì)應(yīng)8個(gè)串行LVDS通道)開(kāi)始進(jìn)行并串轉(zhuǎn)換與發(fā)送工作，接收端此時(shí)進(jìn)入步驟八，開(kāi)始接收串行數(shù)據(jù)并進(jìn)行串并轉(zhuǎn)換工作，同時(shí)將轉(zhuǎn)換后的32bit并行數(shù)據(jù)存入接收端乒緩存中。所有的并串——串并轉(zhuǎn)換、發(fā)送與接收工作都嚴(yán)格按照IRQ信號(hào)的下降沿同步。當(dāng)一次數(shù)據(jù)接收完成并存入接收端乒緩存后，接收端緩存交換波信號(hào)(Rx_ reg_switch)發(fā)生翻轉(zhuǎn)指向接收端乓緩存，同時(shí)從已寫(xiě)滿的乒緩存中讀出數(shù)據(jù)，進(jìn)行步驟九操作，此時(shí)接收端DMA控制器開(kāi)始產(chǎn)生片內(nèi)數(shù)據(jù)存儲(chǔ)器寫(xiě)地址(waddr)，地址送到寫(xiě)總線仲裁電路進(jìn)行仲裁，一旦取得總線控制權(quán)，實(shí)施步驟十，將從緩存取出的32bi數(shù)據(jù)寫(xiě)入到此地址所訪問(wèn)的片內(nèi)存儲(chǔ)器相應(yīng)地址空間中，然后用起始地址加步進(jìn)值計(jì)算出新地址值，并重復(fù)上述操作，直至將深度為8的接收乒緩 存讀空并全部寫(xiě)入到片內(nèi)存儲(chǔ)器后，給出接收緩存空標(biāo)志(reg_empty)為高。在步驟十一中，一次串并轉(zhuǎn)換接收工作結(jié)束時(shí)，給出一個(gè)接收結(jié)束標(biāo)志為‘1’，同時(shí)檢測(cè)接收端緩存空標(biāo)志是否為高電平，如是，則表示接收乓緩存準(zhǔn)備好，可繼續(xù)接收數(shù)據(jù)，ACK信號(hào)維持高電平，接收端的緩存交換波信號(hào)發(fā)生一次翻轉(zhuǎn)，開(kāi)始下一個(gè)數(shù)據(jù)的接收工作，同時(shí)將接收端緩存空標(biāo)志清零。如果此時(shí)接收端緩存空標(biāo)志信號(hào)為低電平，表示另一組緩存數(shù)據(jù)尚未讀空，不能繼續(xù)接收數(shù)據(jù)，此時(shí)將ACK信號(hào)拉低，維持接收端緩存交換波電平不變，發(fā)送端停止數(shù)據(jù)發(fā)送工作，直到接收端緩存空標(biāo)志為高時(shí)，再將ACK信號(hào)置高，接收端緩存交換波信號(hào)發(fā)生翻轉(zhuǎn)，并啟動(dòng)下一組數(shù)據(jù)的串并轉(zhuǎn)換與接收工作。重復(fù)操作直至發(fā)送端請(qǐng)求信號(hào)IRQ恒為高則停止數(shù)據(jù)接收工作，而后當(dāng)DMA寫(xiě)地址計(jì)數(shù)長(zhǎng)度達(dá)到事先控制字所設(shè)定的DMA傳輸長(zhǎng)度，Link 口接收工作完全結(jié)束，給出接收結(jié)束標(biāo)志。每一個(gè)Link接收端口由8個(gè)LVDS數(shù)據(jù)通道構(gòu)成，這8個(gè)通道分別以串行方式輸入Ibit數(shù)據(jù)，8個(gè)通道在同一個(gè)時(shí)間節(jié)拍內(nèi)同時(shí)接收Sbit數(shù)據(jù)。接收到串行數(shù)據(jù)之后要進(jìn)行串并轉(zhuǎn)換的工作，每個(gè)通道有一個(gè)串并轉(zhuǎn)換電路(見(jiàn)圖5)，即將一串Ibit的串行數(shù)據(jù)轉(zhuǎn)變成一個(gè)32bit的并行數(shù)據(jù)存入緩存。數(shù)據(jù)傳輸方式為先低位后高位。串并轉(zhuǎn)換速率由發(fā)送端提供的隨路時(shí)鐘TR_CLK決定。接收到的串行數(shù)據(jù)在做串并轉(zhuǎn)換工作時(shí)，需要根據(jù)發(fā)送端事先發(fā)送的控制字中奇偶校驗(yàn)、數(shù)據(jù)字寬、是否有符號(hào)數(shù)等信息來(lái)確定相應(yīng)的操作。其工作方式為首先將輸入的Ibit串行數(shù)據(jù)分別利用時(shí)鐘TR_CLK的上升沿和下降沿在不同的時(shí)刻打入(串并轉(zhuǎn)換)兩個(gè)16bit寄存器中，分別為所需得到數(shù)據(jù)的奇偶位。(上升沿采奇數(shù)據(jù)做串并轉(zhuǎn)換，下降沿采偶數(shù)據(jù)做串并轉(zhuǎn)換。)根據(jù)傳輸數(shù)據(jù)字寬設(shè)定在接收完一次完整的串行數(shù)據(jù)后，將奇偶位并行數(shù)據(jù)合并成一個(gè)完整的32bit并行數(shù)據(jù)，同時(shí)進(jìn)行奇偶校驗(yàn)。之后將數(shù)據(jù)存入乒乓緩存中。本實(shí)施例中的TR_CLK信號(hào)，IRQ信號(hào)和ACK信號(hào)之間的時(shí)序關(guān)系見(jiàn)圖6。
權(quán)利要求1.一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，包括處理器內(nèi)核Link發(fā)送端的接口電路，處理器內(nèi)核Link接收端的接口電路，以及鏈接在Link發(fā)送端與Link接收端鏈路口之間的8位數(shù)據(jù)線和三根控制線；其特征在于所述處理器內(nèi)核Link發(fā)送端的接口電路，具有DMA傳輸控制寄存器，用于設(shè)置鏈路DMA傳輸需要的控制信號(hào)；根據(jù)設(shè)置控制字可以按照系統(tǒng)主時(shí)鐘的2、4、6、8不同分頻周期產(chǎn)生的隨路時(shí)鐘發(fā)生器；根據(jù)設(shè)置控制字內(nèi)容可以產(chǎn)生發(fā)送端片內(nèi)存儲(chǔ)器讀地址，且同時(shí)也產(chǎn)生Link 口傳輸協(xié)議中的傳輸請(qǐng)求信號(hào)的發(fā)送端DMA控制器；2*8*32bit的發(fā)送乒乓緩沖器，用于DMA數(shù)據(jù)緩存；8個(gè)并行的可以支持16bit或32bit位寬的并串轉(zhuǎn)換電路，用于同時(shí)輸出8個(gè)通道的串行數(shù)據(jù)；所述處理器內(nèi)核Link接收端的接口電路，具有 DMA接收控制寄存器，用于配置鏈路DMA接收需要的控制信號(hào)； 根據(jù)控制字內(nèi)容可以產(chǎn)生接收端片內(nèi)存儲(chǔ)器寫(xiě)地址，同時(shí)也產(chǎn)生Link 口傳輸協(xié)議中的傳輸應(yīng)答信號(hào)的接收端DMA控制器；2*8*32bit的接收乒乓緩沖器，用于DMA數(shù)據(jù)緩存；8個(gè)并行的可以支持16bit或32bit位寬的串并轉(zhuǎn)換電路，用于同時(shí)接收8個(gè)通道的串行數(shù)據(jù)；所述鏈路口采用發(fā)送端向接收端傳送參數(shù)的傳輸協(xié)議，用于在兩片數(shù)字信號(hào)處理器間實(shí)現(xiàn)基于LVDS接口的鏈路傳輸。
2.根據(jù)權(quán)利要求1所述的一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，其特征在于 所述鏈路口是獨(dú)立的雙向口，在發(fā)送的同時(shí)可以從對(duì)方接收數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，其特征在于 所述鏈路口隨路時(shí)鐘的上升沿和下降沿都進(jìn)行數(shù)據(jù)傳輸。
專利摘要本實(shí)用新型公開(kāi)了一種串行數(shù)據(jù)傳輸方式的鏈路接口電路，包括處理器內(nèi)核Link發(fā)送端的接口電路，處理器內(nèi)核Link接收端的接口電路，以及鏈接在Link發(fā)送端與Link接收端鏈路口之間的8位數(shù)據(jù)線和三根控制線；Link口隨路時(shí)鐘發(fā)生器，用于產(chǎn)生鏈路傳輸隨路時(shí)鐘；Link口DMA控制寄存器，用于設(shè)置鏈路DMA傳輸需要的控制信號(hào)；Link口DMA控制器，用于產(chǎn)生鏈路傳輸協(xié)議需要的時(shí)序及訪問(wèn)內(nèi)部存儲(chǔ)器的地址；Link口乒乓緩沖寄存器，用于存儲(chǔ)鏈路傳輸過(guò)程需要經(jīng)過(guò)并串轉(zhuǎn)換發(fā)送的數(shù)據(jù)和經(jīng)過(guò)串并轉(zhuǎn)換接收的數(shù)據(jù)；并串轉(zhuǎn)換電路，用于同時(shí)輸出8個(gè)通道的串行數(shù)據(jù)；鏈路口采用發(fā)送端向接收端傳送參數(shù)的傳輸協(xié)議，用于在兩片DSP間實(shí)現(xiàn)接口的鏈路傳輸。
文檔編號(hào)G06F13/38GK202025311SQ201120128149
公開(kāi)日2011年11月2日 申請(qǐng)日期2011年4月27日 優(yōu)先權(quán)日2011年4月27日
發(fā)明者汪灝, 洪一, 郭二輝 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第三十八研究所