專利名稱：一種dds信號發(fā)生器及其幅度控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號發(fā)生器技術(shù)領(lǐng)域，特別涉及對直接數(shù)字頻率合成(DDS，DirectDigital Frequency Synthesis)信號發(fā)生器的幅度控制技術(shù),具體的講是一種DDS信號發(fā)生器及其幅度控制方法。
背景技術(shù)：
在實際的通信過程中，系統(tǒng)對頻率的精度和穩(wěn)定度都有較高的要求，而且常常需要用到多種不同頻率和相位的信號。傳統(tǒng)的波形發(fā)生器都是由模擬電路實現(xiàn)，受到硬件電路的限制，不僅產(chǎn)生的波形少，精度低，而且體積大，靈活性差。DDS技術(shù)是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)；DDS信號發(fā)生器具有頻率轉(zhuǎn)換快、分辨率高、頻率合成范圍寬、相位噪聲低且相位可控制的優(yōu)點。申請?zhí)枮镃N200910183182.X的專利文獻，揭示了一種基于DDS的幅值可調(diào)信號發(fā)生器的技術(shù)。該專利文獻的信號發(fā)生器的主要部分的結(jié)構(gòu)框圖如圖1所示，可以看出，它以單片機AT89S52為微處理器，以微處理器應(yīng)用技術(shù)和DDS技術(shù)為核心，通過微處理器控制DDS芯片AD9850，實現(xiàn)頻率預(yù)置、控制字的設(shè)置等功能。AD9850實現(xiàn)信號發(fā)生器功能，微處理器控制幅度DAC，從而控制模擬乘法器AD534，實現(xiàn)正弦輸出信號幅值的可調(diào)性。CN200910183182.X采用專用DDS芯片AD9850作為信號源，由于專用芯片的不靈活性，造成如下不足:(I)其輸出波形只能是正弦波，無法作為函數(shù)/任意波形發(fā)生器使用；(2)其相位累加器是32位，頻率分辨率只能做到29mHz，與主流的信號發(fā)生器的IuHz相距甚遠；(3)其相位控制字是8位，相位分辨率只有1.40，而很多信號發(fā)生器都具有0.0lo甚至0.0Olo的相位精度；(4)采樣率只有125MHz，無法適應(yīng)目前市場對高采樣率、高帶寬的信號發(fā)生器的需求。雖然每款專用ASIC芯片都有其應(yīng)用的范圍，不可能面面俱到。但CN200910183182.X還存在如下固有缺陷:(I)乘法器和幅度DAC會增加印刷電路板的面積,相應(yīng)的增加成本和設(shè)計復(fù)雜度；(2)幅值控制的精度有限，圖1中的幅度DAC，以10位精度控制幅度，以參考電壓
2.5V為例，精度只能達到0.005V ；(3)由于模擬器件的非線性，模擬乘法器會給輸出信號帶來諧波失真，對于高速信號，失真會更大。目前市場上很多DDS信號發(fā)生器都采用模擬乘法器實現(xiàn)幅度控制，所以均存在上述缺點。美國ADI公司的某些數(shù)模轉(zhuǎn)換器(DAC)集成了增益DAC，可以較低失真的完成幅度控制；這類DAC由數(shù)據(jù)DAC和增益DAC組成，稱為復(fù)合DAC。圖2是現(xiàn)有技術(shù)的AD974x系列復(fù)合DAC的內(nèi)部框圖。AD974x系列復(fù)合DAC均支持雙通道輸出，為了表述方便，這里只畫出了其中一個通道。數(shù)據(jù)DAC將并行數(shù)據(jù)轉(zhuǎn)換為模擬輸出，實現(xiàn)數(shù)模轉(zhuǎn)換；SPI控制模塊將控制命令發(fā)送給增益DAC ;增益DAC的輸出信號控制數(shù)據(jù)DAC的參考電壓，也就控制了模擬輸出信號的幅度。這種控制方式與圖1的乘法器方案相比，都實現(xiàn)了幅度控制，但圖2的方式中，其內(nèi)核不是非線性的乘法器，故能顯著減小諧波失真。但是，圖2方案的仍然存在如下缺陷:數(shù)據(jù)DAC的垂直分辨率會因為增益DAC的數(shù)據(jù)位寬而降低。以該系列的AD9747為例，數(shù)據(jù)DAC的數(shù)據(jù)位寬是16位，但增益DAC的數(shù)據(jù)位寬只有10位。最終垂直分辨率會損失6位的精度。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)的缺陷，本發(fā)明實施例提供了一種DDS信號發(fā)生器及其幅度控制方法，不僅能夠解決由于模擬乘法器所導(dǎo)致的非線性失真，也能避免分辨率的精度損失。為了實現(xiàn)上述目的，本發(fā)明實施例提供一種DDS信號發(fā)生器，所述DDS信號發(fā)生器包括:主控單元，與所述主控單元連接的FPGA模塊，以及與所述FPGA模塊連接的復(fù)合DAC ；所述主控單元，配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；所述FPGA模塊包括:波形存儲器，存儲波形樣點；數(shù)字乘法器，將所述波形存儲器中的波形樣點乘上所述幅度補償系數(shù)得到的波形數(shù)字量發(fā)送給所述復(fù)合DAC內(nèi)部的數(shù)據(jù)DAC ；SPI控制模塊，將所述參考電壓值轉(zhuǎn)換為SPI格式，發(fā)送所述給復(fù)合DAC內(nèi)部的增益DAC ;所述復(fù)合DAC，根據(jù)所述增益DAC中所述參考電壓值，將所述數(shù)據(jù)DAC中的波形數(shù)字量轉(zhuǎn)化為模擬量。所述復(fù)合DAC輸出的模擬量=波形樣點*幅度補償系數(shù)*參考電壓值。所述FPGA模塊還包括:CPU接口，連接所述主控單元，解析所述主控單元發(fā)來的命令，轉(zhuǎn)發(fā)給所述FPGA模塊的其他部分；相位累加器，以頻率控制字循環(huán)累加得到相碼；波形存儲器，采用所述相碼作為波形存儲器的讀地址，從中取出波形樣點構(gòu)成數(shù)字波形。對應(yīng)于前述實施例的DDS信號發(fā)生器,本發(fā)明實施例還提供一種DDS信號發(fā)生器的幅度控制方法，所述方法包括:配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；采用數(shù)字乘法器，將波形存儲器中的波形樣點乘上所述幅度補償系數(shù)，得到波形數(shù)字量；根據(jù)所述參考電壓值，將所述波形數(shù)字量轉(zhuǎn)化為模擬量。所述模擬量=波形樣點*幅度補償系數(shù)*參考電壓值。所述方法還包括:根據(jù)幅度控制目標(biāo)，修改所述幅度補償系數(shù)以及參考電壓值。為了實現(xiàn)上述目的，本發(fā)明實施例還提供一種DDS信號發(fā)生器，所述DDS信號發(fā)生器包括:主控單元，與所述主控單元連接的FPGA模塊，以及與所述FPGA模塊連接的復(fù)合DAC;所述主控單元，配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；采用所述幅度補償系數(shù)對待寫入波形存儲器中的波形樣點的幅度進行調(diào)整，將完成幅度調(diào)整后的波形樣點寫入所述波形存儲器；所述FPGA模塊包括:波形存儲器，接收所述主控單元寫入的完成幅度調(diào)整后的波形樣點，將所述波形樣點提供給復(fù)合DAC內(nèi)部的數(shù)據(jù)DAC ；SPI控制模塊，將所述參考電壓值轉(zhuǎn)換為SPI格式，發(fā)送所述給復(fù)合DAC內(nèi)部的增益DAC ;所述復(fù)合DAC，根據(jù)所述增益DAC中的所述參考電壓值，將所述數(shù)據(jù)DAC中的波形數(shù)字量轉(zhuǎn)化為模擬量。所述復(fù)合DAC輸出的模擬量=幅度調(diào)整后的波形樣點*參考電壓值。對應(yīng)于前述實施例的又一種DDS信號發(fā)生器,本發(fā)明實施例還提供一種DDS信號發(fā)生器的幅度控制方法，所述方法包括:配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；采用所述幅度補償系數(shù)對待寫入波形存儲器中的波形樣點的幅度進行調(diào)整，將完成幅度調(diào)整后的波形樣點寫入所述波形存儲器；根據(jù)所述參考電壓值，將所述波形存儲器輸出的完成幅度調(diào)整后的波形數(shù)字量轉(zhuǎn)化為模擬量。所述模擬量=幅度調(diào)整后的波形樣點*參考電壓值。本發(fā)明實施例的技術(shù)方案采用FPGA+DAC的方式，將波形樣點預(yù)先乘以一個幅度補償系數(shù)，采用幅度補償系數(shù)對DAC輸出的模擬量預(yù)先進行精度補償，既避免了模擬乘法器造成的非線性失真，也解決了復(fù)合DAC對垂直分辨率的損傷。


圖1為現(xiàn)有技術(shù)的DDS信號發(fā)生器結(jié)構(gòu)框圖；圖2為現(xiàn)有技術(shù)的AD974x內(nèi)部框圖；圖3為本發(fā)明實施例1的DDS信號發(fā)生器原理框圖；圖4為本發(fā)明實施例1的DDS信號發(fā)生器的幅度控制方法流程圖；圖5為本發(fā)明實施例2的DDS信號發(fā)生器原理框圖；圖6為本發(fā)明實施例2的DDS信號發(fā)生器的幅度控制方法流程圖。
具體實施例方式為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明權(quán)利要求保護的范圍。實施例1:采用專用DDS芯片實現(xiàn)信號發(fā)生器有很多不足，主要是靈活性差。因此，本發(fā)明實施例的信號發(fā)生器采用可編程邏輯陣列(FPGA)實現(xiàn)DDS，其基本架構(gòu)是FPGA+DAC。FPGA產(chǎn)生數(shù)字波形，數(shù)模轉(zhuǎn)換器DAC將其轉(zhuǎn)換為模擬量。相位累加器、波形存儲器、數(shù)模變換器是DDS技術(shù)產(chǎn)生信號的基本結(jié)構(gòu)。針對FPGA+DAC的結(jié)構(gòu)，本發(fā)明實施例提出一種DDS信號發(fā)生器及其幅度控制方法，通過FPGA和增益DAC配合完成信號幅度的補償。具體地，本實施例在FPGA內(nèi)部增加一個數(shù)字乘法器，與復(fù)合DAC內(nèi)部集成的增益DAC —起實現(xiàn)DDS信號幅度的精細(xì)控制。同時，通過數(shù)字乘法器所乘的幅度補償系數(shù)預(yù)先對復(fù)合DAC的垂直分辨率進行精度補償。該技術(shù)方案具有以下優(yōu)點:(I)諧波失真??；(2)結(jié)構(gòu)簡單、成本低；(3)解決復(fù)合DAC對垂直分辨率的損失。本實施例的DDS信號發(fā)生器系統(tǒng)框圖如圖3所示，具體原理如下:
(I)主控單元101，控制整個信號發(fā)生器的工作，可以由DSP處理器或者其它通用處理器擔(dān)任；具體地，本實施例中，主控單元101配置幅度補償系數(shù)113以及參考電壓值114，使所述幅度補償系數(shù)113的位寬與所述參考電壓值114的位寬之和大于等于所述波形樣點的位寬；(2) CPU接口 102，主控單元101與FPGA之間通信的橋梁，解析主控單元101發(fā)來的命令，將其轉(zhuǎn)發(fā)給其它模塊；(3)相位累加器103，以頻率控制字111循環(huán)累加得到相碼121，頻率控制字111決定信號的輸出頻率，由主控單元101配置；(4)波形存儲器104，存儲一個周期輸出波形的樣點。相位累加器的相碼121作為波形存儲器的讀地址，從中取出波形樣點構(gòu)成數(shù)字波形122 ;波形存儲器可以由FPGA內(nèi)部的ROM的實現(xiàn)，但這樣就只能輸出固定形狀的波形了 ；一種較優(yōu)的做法是由主控單元101通過CPU接口寫入任意形狀的波形112，這樣DDS輸出信號有更多的選擇；某些情況下，波形存儲器104也可外接更大容量的存儲器，這樣輸出波形具有很大的存儲深度；(5)數(shù)字乘法器105，是本實施例的核心模塊。公知的DDS結(jié)構(gòu)都是波形存儲器輸出的波形樣點直接送給DAC。但本實施例通過數(shù)字乘法器對波形樣點乘上一個幅度補償系數(shù)113，二者乘積123送給復(fù)合DAC內(nèi)部的數(shù)據(jù)DAC ;幅度補償系數(shù)113由主控單元101配置；(6) SPI 控制模塊 106:SPI (Serial Peripheral Interface-串行外設(shè)接口)是
一種公知的同步串行外設(shè)接口，它可以使控制器與各種外圍設(shè)備以串行方式進行通信以交換信息。由于這種集成了增益DAC的復(fù)合DAC的通信接口是遵循SPI協(xié)議的，因此SPI控制模塊106將主控單元101設(shè) 置的參考電壓值114轉(zhuǎn)換為SPI格式的124，送給復(fù)合DAC內(nèi)部的增益DAC。(7)復(fù)合DAC模塊107，即參考電壓可控的數(shù)模轉(zhuǎn)換器，根據(jù)所述增益DAC中的參考電壓值114，將FPGA輸出的數(shù)字量123轉(zhuǎn)換為幅度可調(diào)的模擬量125輸出，關(guān)于其幅度有如下關(guān)系式:模擬量125 =波形樣點122*幅度補償系數(shù)113*參考電壓值114--------公式I主控單元所配置的幅度補償系數(shù)113的位寬與參考電壓值114的位寬之和大于等于所述波形樣點的位寬，這樣能夠避免由于位寬不一致造成的精度損失。以AD9747為例，本實施例的波形樣點可為16位寬，參考電壓值114為10位寬，幅度補償系數(shù)113至少要6位寬，而實際上可設(shè)置為16位寬。如此一來，由于數(shù)字乘法器的作用，輸出信號的垂直分辨率不會因為增益DAC的相對較少的位寬而降低。針對前述DDS信號發(fā)生器，本實施例還提供一種DDS信號發(fā)生器的幅度控制方法，該方法既避免了模擬乘法器造成的非線性失真，也解決了復(fù)合DAC對垂直分辨率的損傷。該方法包括:配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；采用數(shù)字乘法器，將波形存儲器中的波形樣點乘上所述幅度補償系數(shù)，得到波形數(shù)字量；根據(jù)所述參考電壓值，將所述波形數(shù)字量轉(zhuǎn)化為模擬量。圖4為本發(fā)明實施例1幅度控制方法的詳細(xì)流程圖。如圖4所示，詳細(xì)流程如下:(I)開機初始化:主控單元配置頻率控制字、往波形存儲器寫入波形樣點；
(2)配置參考電壓:主控單元將參考電壓值通過CPU接口和SPI控制模塊送給增益 DAC ；(3)配置幅度補償系數(shù):主控單元計算幅度補償系數(shù)，并配置給數(shù)字乘法器；所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；(4)輸出波形:所有參數(shù)設(shè)置好后即輸出波形；(5)如果改變幅度，則主控單元重新計算和配置參考電壓值和幅度補償系數(shù)。本實施例使用的是數(shù)字乘法器，不存在非線性失真，最終輸出信號的純度高；且目前FPGA大多內(nèi)嵌數(shù)量很多、功能較強的乘法器單元，規(guī)格大多是18X 18、25X 18的數(shù)據(jù)位寬；因此本發(fā)明實施例耗用的FPGA資源很少?；诒景l(fā)明的DDS信號發(fā)生器結(jié)構(gòu)簡單、成本低、易于實現(xiàn)，有利于產(chǎn)品的盡快上市。本實施例的技術(shù)方案采用FPGA+DAC的方式，在FPGA中通過數(shù)字乘法器來對波形樣點進行處理，并采用幅度補償系數(shù)對DAC輸出的模擬量預(yù)先進行精度補償，既避免了模擬乘法器造成的非線性失真,也解決了復(fù)合DAC對垂直分辨率的損傷。實施例2:實施例1中，波形存儲器104的波形樣點的最大幅度是不變的。本實施例提供另一種DDS信號發(fā)生器及其幅度控制方法。該方案不使用數(shù)字乘法器，而直接由控制單元101根據(jù)幅度控制的要求將寫入波形存儲器的波形樣點幅度進行調(diào)整，從而實現(xiàn)幅度控制，并解決垂直分辨率損失。本實施例的FPGA+DAC內(nèi)部框圖如圖5所示，各模塊功能如下:(I)主控單元101，控制整個信號發(fā)生器的工作，可以由DSP處理器或者其它通用處理器擔(dān)任；具體地，主控單元101配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；與實施例1不同的是，本實施例中主控單元101通過修改每個波形樣點的幅度來控制最終輸出的幅度，具體地，采用所述幅度補償系數(shù)對待寫入波形存儲器中的波形樣點的幅度進行調(diào)整，將完成幅度調(diào)整后的波形樣點寫入所述波形存儲器；(2) CPU接口 102，主控單元101與FPGA之間通信的橋梁，解析主控單元101發(fā)來的命令，將其轉(zhuǎn)發(fā)給其它模塊；(3)相位累加器103，以頻率控制字111循環(huán)累加得到相碼121，頻率控制字111決定信號的輸出頻率，由主控單元101配置；(4)波形存儲器104，存儲一個周期輸出波形的樣點。相位累加器的相碼121作為波形存儲器的讀地址，從中取出波形樣點構(gòu)成數(shù)字波形122 ;本實施例中，波形存儲器104接收主控單元101寫入的完成幅度調(diào)整后的波形樣點，將所述波形樣點提供給復(fù)合DAC107內(nèi)部的數(shù)據(jù)DAC ；(5) SPI 控制模塊 106:SPI (Serial Peripheral Interface-串行外設(shè)接 口 )是
一種公知的同步串行外設(shè)接口，它可以使控制器與各種外圍設(shè)備以串行方式進行通信以交換信息。由于這種集成了增益DAC的復(fù)合DAC的通信接口是遵循SPI協(xié)議的，因此SPI控制模塊106將主控單元101設(shè)置的參考電壓值114轉(zhuǎn)換為SPI格式的124，送給復(fù)合DAC內(nèi)部的增益DAC。(6)復(fù)合DAC模塊107，即參考電壓可控的數(shù)模轉(zhuǎn)換器，根據(jù)所述增益DAC中的所述參考電壓值，將FPGA輸出的數(shù)字量122轉(zhuǎn)換為幅度可調(diào)的模擬量125輸出，即主控單元按照輸出幅度修改波形存儲器中波形樣點幅度，這樣關(guān)于幅度有如下關(guān)系式:模擬量125 =幅度調(diào)整后的波形樣點122*參考電壓值114--------公式2針對前述DDS信號發(fā)生器，本實施例還提供一種DDS信號發(fā)生器的幅度控制方法，該方法既避免了模擬乘法器造成的非線性失真，也解決了復(fù)合DAC對垂直分辨率的損傷。該方法包括:配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；采用所述幅度補償系數(shù)對待寫入波形存儲器中的波形樣點的幅度進行調(diào)整，將完成幅度調(diào)整后的波形樣點寫入所述波形存儲器；根據(jù)所述參考電壓值，將所述波形存儲器輸出的完成幅度調(diào)整后的波形數(shù)字量轉(zhuǎn)化為模擬量。圖6為本實施例幅度控制方法的詳細(xì)流程圖。與圖4不同的是，圖6的方法通過修改每個波形樣點的幅度來控制最終輸出的幅度；如果改變幅度，則主控單元除了重新計算和配置參考電壓值之外，還要重新配置波形樣點。主流的DDS信號發(fā)生器的波形存儲器通常有IK 16K個點，如果是任意波形，則樣點數(shù)目更多。那么主控單元修改每個樣點需要很長時間。和實施例1相比，實施例2雖然不需要增加數(shù)字乘法器，但是需要進行更多的計算。以上實施例僅用以說明本發(fā)明實施例的技術(shù)方案，而非對其限制；盡管參照前述實施例對本發(fā)明實施例進行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對前述各實施例所記 載的技術(shù)方案進行修改，或者對其中部分技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明實施例各實施例技術(shù)方案的精神和范圍。
權(quán)利要求
1.一種DDS信號發(fā)生器，所述DDS信號發(fā)生器包括:主控單元，與所述主控單元連接的FPGA模塊，以及與所述FPGA模塊連接的復(fù)合DAC ;其特征在于: 所述主控單元，配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；所述FPGA模塊包括:波形存儲器，存儲波形樣點；數(shù)字乘法器，將所述波形存儲器中的波形樣點乘上所述幅度補償系數(shù)得到的波形數(shù)字量發(fā)送給所述復(fù)合DAC內(nèi)部的數(shù)據(jù)DAC ；SPI控制模塊，將所述參考電壓值轉(zhuǎn)換為SPI格式，發(fā)送所述給復(fù)合DAC內(nèi)部的增益DAC ；所述復(fù)合DAC，根據(jù)所述增益DAC中所述參考電壓值，將所述數(shù)據(jù)DAC中的波形數(shù)字量轉(zhuǎn)化為模擬量。
2.根據(jù)權(quán)利要求1所述的DDS信號發(fā)生器，其特征在于，所述復(fù)合DAC輸出的模擬量=波形樣點*幅度補償系數(shù)*參考電壓值。
3.根據(jù)權(quán)利要求1所述的DDS信號發(fā)生器，其特征在于，所述FPGA模塊還包括: (PU接口，連接所述主控單元，解析所述主控單元發(fā)來的命令，轉(zhuǎn)發(fā)給所述FPGA模塊的其他部分； 相位累加器，以頻率控制字循環(huán)累加得到相碼； 波形存儲器，采用所述相碼作為波形存儲器的讀地址，從中取出波形樣點構(gòu)成數(shù)字波形。
4.一種DDS信號發(fā)生器的幅度控制方法,其特征在于,所述方法包括: 配置幅度補償系數(shù)以及 參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬； 采用數(shù)字乘法器，將波形存儲器中的波形樣點乘上所述幅度補償系數(shù)，得到波形數(shù)字量; 根據(jù)所述參考電壓值，將所述波形數(shù)字量轉(zhuǎn)化為模擬量。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述模擬量=波形樣點*幅度補償系數(shù)*參考電壓值。
6.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述方法還包括:根據(jù)幅度控制目標(biāo)，修改所述幅度補償系數(shù)以及參考電壓值。
7.—種DDS信號發(fā)生器，所述DDS信號發(fā)生器包括:主控單元，與所述主控單元連接的FPGA模塊，以及與所述FPGA模塊連接的復(fù)合DAC ;其特征在于， 所述主控單元，配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；采用所述幅度補償系數(shù)對待寫入波形存儲器中的波形樣點的幅度進行調(diào)整，將完成幅度調(diào)整后的波形樣點寫入所述波形存儲器； 所述FPGA模塊包括:波形存儲器，接收所述主控單元寫入的完成幅度調(diào)整后的波形樣點，將所述波形樣點提供給復(fù)合DAC內(nèi)部的數(shù)據(jù)DAC5SPI控制模塊，將所述參考電壓值轉(zhuǎn)換為SPI格式，發(fā)送所述給復(fù)合DAC內(nèi)部的增益DAC ； 所述復(fù)合DAC，根據(jù)所述增益DAC中的所述參考電壓值，將所述數(shù)據(jù)DAC中的波形數(shù)字量轉(zhuǎn)化為模擬量。
8.根據(jù)權(quán)利要求1所述的DDS信號發(fā)生器，其特征在于，所述復(fù)合DAC輸出的模擬量=幅度調(diào)整后的波形樣點*參考電壓值。
9.一種DDS信號發(fā)生器的幅度控制方法,其特征在于,所述方法包括: 配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬； 采用所述幅度補償系數(shù)對待寫入波形存儲器中的波形樣點的幅度進行調(diào)整，將完成幅度調(diào)整后的波形樣點寫入所述波形存儲器； 根據(jù)所述參考電壓值，將所述波形存儲器輸出的完成幅度調(diào)整后的波形數(shù)字量轉(zhuǎn)化為模擬量。
10.根據(jù)權(quán)利要求1所述的DDS信號發(fā)生器，其特征在于，所述模擬量=幅度調(diào)整后的波形樣點*參考電 壓值。
全文摘要
一種DDS信號發(fā)生器及其幅度控制方法，所述DDS信號發(fā)生器包括主控單元，與所述主控單元連接的FPGA模塊，以及與所述FPGA模塊連接的復(fù)合DAC；所述主控單元，配置幅度補償系數(shù)以及參考電壓值，使所述幅度補償系數(shù)的位寬與所述參考電壓值的位寬之和大于等于所述波形樣點的位寬；所述FPGA模塊包括波形存儲器，存儲波形樣點；數(shù)字乘法器，將所述波形存儲器中的波形樣點乘上所述幅度補償系數(shù)得到的波形數(shù)字量發(fā)送給所述復(fù)合DAC內(nèi)部的數(shù)據(jù)DAC；SPI控制模塊，將所述參考電壓值轉(zhuǎn)換為SPI格式，發(fā)送所述給復(fù)合DAC內(nèi)部的增益DAC；所述復(fù)合DAC，根據(jù)所述增益DAC中所述參考電壓值，將所述數(shù)據(jù)DAC中的波形數(shù)字量轉(zhuǎn)化為模擬量。
文檔編號G06F1/03GK103176503SQ20111043165
公開日2013年6月26日 申請日期2011年12月21日 優(yōu)先權(quán)日2011年12月21日
發(fā)明者丁新宇, 王悅, 王鐵軍, 李維森 申請人:北京普源精電科技有限公司