專利名稱：一種應(yīng)用于實(shí)時(shí)數(shù)據(jù)處理的多級(jí)總線系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路中片上系統(tǒng)技術(shù)領(lǐng)域，尤其涉及一種片上系統(tǒng)的應(yīng)用于實(shí)時(shí)數(shù)據(jù)處理的多級(jí)總線系統(tǒng)。
背景技術(shù)：
片上系統(tǒng)(System on Chip)是集成電路技術(shù)發(fā)展的必然趨勢(shì)，隨著半導(dǎo)體特征尺寸的縮小，芯片集成度的提高，越來越多的功能被集成到一個(gè)芯片中。芯片功能不斷的豐富，集成的IP核(Intellectual Property, IP)不斷的增加，使得片上系統(tǒng)的架構(gòu)也越來越復(fù)雜。特別是在實(shí)時(shí)數(shù)據(jù)處理領(lǐng)域，設(shè)計(jì)具有實(shí)時(shí)性和高數(shù)據(jù)帶寬的總線系統(tǒng)是當(dāng)前的研究熱點(diǎn)ο
在實(shí)時(shí)數(shù)據(jù)處理領(lǐng)域，總線系統(tǒng)要盡可能簡(jiǎn)單，因?yàn)槠舷到y(tǒng)的互聯(lián)總線的拓?fù)浣Y(jié)構(gòu)不能過于復(fù)雜，以致影響響應(yīng)的實(shí)時(shí)性。其次，總線系統(tǒng)的拓?fù)浣Y(jié)構(gòu)要能反映各互聯(lián)模塊在系統(tǒng)中的地位，如果所有的互聯(lián)模塊在總線系統(tǒng)中均處于同一地位，則將導(dǎo)致重要模塊無法發(fā)起請(qǐng)求，而低速模塊占有總線而無總線請(qǐng)求的情況。最后，總線系統(tǒng)要有較大的靈活性，因?yàn)槠舷到y(tǒng)的目標(biāo)是以最小的物理代價(jià)來實(shí)現(xiàn)各模塊的互聯(lián)，總線系統(tǒng)需要在不同的應(yīng)用場(chǎng)景下均可以滿足要求。片上系統(tǒng)的總線系統(tǒng)雖然具備以上特有要求，但與個(gè)人電腦中的總線系統(tǒng)在功能和拓?fù)浣Y(jié)構(gòu)上有很多相同點(diǎn)，因此個(gè)人電腦中的總線系統(tǒng)的發(fā)展可以為片上系統(tǒng)的總線系統(tǒng)提供借鑒。
基于以上原則，當(dāng)前比較流行的總線系統(tǒng)是單總線系統(tǒng)。如圖1所示，采用一條總線連接所有的接口設(shè)備，造成各模塊的運(yùn)行速度無法匹配，總線的帶寬由于木桶效應(yīng)會(huì)影響實(shí)時(shí)處理模塊的數(shù)據(jù)吞吐速度。圖2為采用嵌入式處理器的總線系統(tǒng)，其具有較高的靈活性，處理速度較快的數(shù)據(jù)處理模塊可以獨(dú)立于總線以較高的速度運(yùn)行，總線和數(shù)據(jù)處理模塊的速度匹配通過同步邏輯來完成。該系統(tǒng)較好的解決了運(yùn)行速度不一致的模塊之間運(yùn)行速度失配問題，但是該總線系統(tǒng)不具有擴(kuò)展性，當(dāng)模塊增多時(shí)，同步邏輯難以在各模塊的運(yùn)行速度上取得平衡，從而導(dǎo)致系統(tǒng)的性能隨模塊的增加而顯著降低。
綜上所述，當(dāng)前的應(yīng)用于實(shí)時(shí)數(shù)據(jù)處理的總線系統(tǒng)在擴(kuò)展性方面和系統(tǒng)性能方面還存在問題。發(fā)明內(nèi)容
(一)要解決的技術(shù)問題
本發(fā)明所要解決的技術(shù)問題是如何使總線系統(tǒng)的擴(kuò)展更具靈活性，同時(shí)解決不同模塊之間的性能失配問題。
( 二 )技術(shù)方案
本發(fā)明的多級(jí)總線系統(tǒng)包括實(shí)時(shí)高速總線、非實(shí)時(shí)高速總線、非實(shí)時(shí)低速總線、高速存儲(chǔ)器、實(shí)時(shí)總線輸入輸出模塊、實(shí)時(shí)總線數(shù)據(jù)處理模塊、非實(shí)時(shí)高速總線輸入輸出模塊、非實(shí)時(shí)低速總線輸入輸出模塊、高速總線互聯(lián)模塊和低速總線互聯(lián)模塊；其中實(shí)時(shí)高速總線，用于實(shí)時(shí)大數(shù)據(jù)量的傳送和處理；非實(shí)時(shí)高速總線，用于非實(shí)時(shí)性的大數(shù)據(jù)量傳送和處理；非實(shí)時(shí)低速總線，用于小數(shù)據(jù)量的傳送和處理；高速存儲(chǔ)器，用于滿足總線系統(tǒng)上各模塊的數(shù)據(jù)存儲(chǔ)要求；實(shí)時(shí)高速總線輸入輸出模塊，用于控制高速輸入輸出口的接收和發(fā)送，并進(jìn)行協(xié)議解析，數(shù)據(jù)緩沖，實(shí)現(xiàn)跨時(shí)鐘域的數(shù)據(jù)同步；實(shí)時(shí)高速總線數(shù)據(jù)處理模塊，用于對(duì)輸入的數(shù)據(jù)進(jìn)行特征提取，編碼格式轉(zhuǎn)換，特效呈現(xiàn)和噪聲過濾，完成數(shù)據(jù)的運(yùn)算密集型處理；非實(shí)時(shí)高速總線輸入輸出模塊，用于與實(shí)時(shí)高速總線輸入輸出模塊配合，進(jìn)行非實(shí)時(shí)數(shù)據(jù)的高速傳送；非實(shí)時(shí)低速總線輸入輸出模塊，用于小數(shù)據(jù)量的低速傳送；高速總線互聯(lián)模塊，用來完成非實(shí)時(shí)高速總線和實(shí)時(shí)高速總線之間的數(shù)據(jù)交互；低速總線互聯(lián)模塊， 用來完成非實(shí)時(shí)低速總線和非實(shí)時(shí)高速總線之間的數(shù)據(jù)交互。
(三)有益效果
本發(fā)明提供了一種新的實(shí)時(shí)數(shù)據(jù)處理系統(tǒng)總線系統(tǒng)，可以實(shí)現(xiàn)多模塊實(shí)時(shí)處理的同時(shí)，支持低速設(shè)備的集成，并保證系統(tǒng)具有靈活的擴(kuò)展性，同時(shí)不犧牲系統(tǒng)的整體性能。


圖1為傳統(tǒng)的實(shí)時(shí)數(shù)據(jù)處理系統(tǒng)總線系統(tǒng)的示意圖2為傳統(tǒng)的基于嵌入式處理器的總線系統(tǒng)的示意圖3為本發(fā)明的一個(gè)實(shí)施例的多級(jí)總線系統(tǒng)的示意圖4為對(duì)模塊數(shù)目進(jìn)行擴(kuò)展的多級(jí)總線系統(tǒng)的實(shí)施例示意圖5為對(duì)總線級(jí)數(shù)進(jìn)行擴(kuò)展的多級(jí)總線系統(tǒng)的實(shí)施例示意圖。
具體實(shí)施方式
為使本發(fā)明的目的、技術(shù)方案和有點(diǎn)更加清晰，下面將結(jié)合本發(fā)明中的附圖，對(duì)本發(fā)明中的技術(shù)方案進(jìn)行詳細(xì)、完整的描述。
本發(fā)明提供了一種多級(jí)總線系統(tǒng)，包括實(shí)時(shí)高速總線，用于實(shí)時(shí)大數(shù)據(jù)量的傳送和處理；非實(shí)時(shí)高速總線，用于非實(shí)時(shí)性的大數(shù)據(jù)量傳送和處理；非實(shí)時(shí)低速總線，用于小數(shù)據(jù)量的傳送和處理；以及高速存儲(chǔ)器、實(shí)時(shí)總線輸入輸出模塊、實(shí)時(shí)總線數(shù)據(jù)處理模塊、 非實(shí)時(shí)高速總線輸入輸出模塊、非實(shí)時(shí)低速總線輸入輸出模塊、高速總線互聯(lián)模塊和低速總線互聯(lián)模塊。該多級(jí)總線系統(tǒng)可以有效平衡各請(qǐng)求發(fā)起模塊的總線占用時(shí)間，實(shí)現(xiàn)對(duì)大數(shù)據(jù)集進(jìn)行實(shí)時(shí)傳送和處理。
實(shí)時(shí)高速總線，是實(shí)時(shí)響應(yīng)且高數(shù)據(jù)帶寬的總線，用于實(shí)現(xiàn)對(duì)多模塊的仲裁，并提供不同時(shí)鐘域的數(shù)據(jù)同步和不同位寬的數(shù)據(jù)對(duì)齊；
非實(shí)時(shí)高速總線，是提供高數(shù)據(jù)帶寬的總線，允許對(duì)各模塊發(fā)起的操作延遲響應(yīng)， 以進(jìn)行操作調(diào)度和重排序；
高速存儲(chǔ)器，是大容量的數(shù)據(jù)存儲(chǔ)體，用于滿足總線系統(tǒng)上各模塊的數(shù)據(jù)存儲(chǔ)要求，并工作在實(shí)時(shí)總線時(shí)鐘域內(nèi)；
實(shí)時(shí)高速總線輸入輸出模塊，控制高速輸入輸出口的接收和發(fā)送，并進(jìn)行協(xié)議解析，數(shù)據(jù)緩沖，實(shí)現(xiàn)跨時(shí)鐘域的數(shù)據(jù)同步；
實(shí)時(shí)高速總線數(shù)據(jù)處理模塊，對(duì)輸入的數(shù)據(jù)進(jìn)行特征提取，編碼格式轉(zhuǎn)換，特效呈現(xiàn)和噪聲過濾，完成數(shù)據(jù)的運(yùn)算密集型處理；
非實(shí)時(shí)高速總線輸入輸出模塊，與實(shí)時(shí)高速總線輸入輸出模塊配合，進(jìn)行非實(shí)時(shí)數(shù)據(jù)的高速傳送；
非實(shí)時(shí)低速總線輸入輸出模塊，用于小數(shù)據(jù)量的低速傳送；
高速總線互聯(lián)模塊，用于非實(shí)時(shí)高速總線和實(shí)時(shí)高速總線之間的數(shù)據(jù)交互；
低速總線互聯(lián)模塊，用于非實(shí)時(shí)低速總線和非實(shí)時(shí)高速總線之間的數(shù)據(jù)交互。
圖3為本發(fā)明的應(yīng)用于實(shí)時(shí)數(shù)據(jù)處理的多級(jí)總線系統(tǒng)的一個(gè)具體實(shí)施例，該多級(jí)總線系統(tǒng)包括實(shí)時(shí)高速總線、非實(shí)時(shí)高速總線、非實(shí)時(shí)低速總線、嵌入式處理器、高速存儲(chǔ)器、實(shí)時(shí)高速總線輸入輸出模塊、后處理模塊、以太網(wǎng)模塊、非實(shí)時(shí)低速總線輸入輸出模塊、 低速總線互聯(lián)模塊和高速總線互聯(lián)模塊。
實(shí)時(shí)高速總線輸入輸出模塊、實(shí)時(shí)總線數(shù)據(jù)處理模塊和高速存儲(chǔ)器通過實(shí)時(shí)高速總線接口與實(shí)時(shí)高速總線相連；嵌入式處理器、以太網(wǎng)模塊通過非實(shí)時(shí)高速總線接口與非實(shí)時(shí)高速總線相連；非實(shí)時(shí)低速總線輸入輸出模塊通過非實(shí)時(shí)低速總線接口與非實(shí)時(shí)低速總線相連；非實(shí)時(shí)低速總線通過低速總線互聯(lián)模塊與非實(shí)時(shí)高速總線相連，非實(shí)時(shí)高速總線通過高速總線互聯(lián)模塊與實(shí)時(shí)高速總線相連。
實(shí)時(shí)高速總線與有實(shí)時(shí)性要求的設(shè)備相連，用于完成對(duì)連接到實(shí)時(shí)高速總線上設(shè)備的請(qǐng)求仲裁并響應(yīng)其讀寫請(qǐng)求，將讀寫請(qǐng)求發(fā)送到高速存儲(chǔ)器。實(shí)時(shí)高速總線可以是AXI 總線，但本發(fā)明并不限于此，也可以是其它具備實(shí)時(shí)性響應(yīng)的總線。如果是其它總線實(shí)現(xiàn)， 則連接到實(shí)時(shí)高速總線上的設(shè)備接口需要做相應(yīng)轉(zhuǎn)換，將各設(shè)備的AXI接口轉(zhuǎn)換為其它總線接口。該適應(yīng)性變換的實(shí)現(xiàn)可以是與設(shè)備集成在一起的軟核形式，也可以是一個(gè)獨(dú)立的實(shí)體部件。
非實(shí)時(shí)高速總線與數(shù)據(jù)吞吐量大并且實(shí)時(shí)性要求不高的設(shè)備相連，用于完成對(duì)連接到非實(shí)時(shí)高速總線上設(shè)備的請(qǐng)求仲裁并響應(yīng)其讀寫請(qǐng)求，將讀寫請(qǐng)求通過高速總線互聯(lián)模塊發(fā)送到實(shí)時(shí)高速總線，經(jīng)實(shí)時(shí)高速總線最終發(fā)送到高速存儲(chǔ)器。非實(shí)時(shí)高速總線可以是AXI總線(工作頻率低于實(shí)時(shí)高速總線)，但本發(fā)明并不限于此，也可以是其它具備支持大數(shù)據(jù)吞吐量的總線。如果是其它總線實(shí)現(xiàn)，則連接到非實(shí)時(shí)高速總線上的設(shè)備接口需要做相應(yīng)轉(zhuǎn)換，將各設(shè)備的AXI接口轉(zhuǎn)換為其它總線接口。該適應(yīng)性變換的實(shí)現(xiàn)可以是與設(shè)備集成在一起的軟核形式，也可以是一個(gè)獨(dú)立的實(shí)體部件。
非實(shí)時(shí)低速總線與數(shù)據(jù)吞吐量小且實(shí)時(shí)性要求不高的設(shè)備相連，用于完成對(duì)連接到非實(shí)時(shí)低速總線上設(shè)備的請(qǐng)求仲裁并響應(yīng)其讀寫請(qǐng)求，將讀寫請(qǐng)求通過低速總線互聯(lián)模塊發(fā)送到非實(shí)時(shí)高速總線，經(jīng)非實(shí)時(shí)高速總線發(fā)送到嵌入式處理器，或經(jīng)高速總線互聯(lián)模塊發(fā)送到實(shí)時(shí)高速總線，經(jīng)實(shí)時(shí)高速總線發(fā)送到高速存儲(chǔ)器。非實(shí)時(shí)低速總線可以是AHB 總線，但本發(fā)明并不限于此，也可以是其它具備支持小數(shù)據(jù)吞吐量的總線。如果是其它總線實(shí)現(xiàn)，則連接到非實(shí)時(shí)高速總線上的設(shè)備接口需要做相應(yīng)轉(zhuǎn)換，將各設(shè)備的AHB接口轉(zhuǎn)換為其它總線接口。該適應(yīng)性變換的實(shí)現(xiàn)可以是與設(shè)備集成在一起的軟核形式，也可以是一個(gè)獨(dú)立的實(shí)體部件。
嵌入式處理器與非實(shí)時(shí)高速總線相連，用于對(duì)實(shí)時(shí)高速總線輸入輸出模塊進(jìn)行工作模式的配置和啟動(dòng)控制，配置后處理模塊的濾波系數(shù)。并且根據(jù)用戶的要求，調(diào)節(jié)后處理的處理模式，控制以太網(wǎng)的啟動(dòng)，響應(yīng)低速總線互聯(lián)模塊的輸入輸出請(qǐng)求。嵌入式處理器可以是兼容ARM和/或MIPS指令集的嵌入式處理器，也可以是其它指令集的嵌入式處理器。
實(shí)時(shí)高速總線輸入和輸出模塊，一端與實(shí)時(shí)高速總線相連，另一端與一標(biāo)準(zhǔn)接口相連(圖中未示出)，用于接收從該標(biāo)準(zhǔn)接口傳送來的視頻和音頻信息，并實(shí)時(shí)的寫入到高速存儲(chǔ)器中。并且，根據(jù)嵌入式處理器的配置參數(shù)，實(shí)時(shí)高速總線輸入輸出模塊讀取存儲(chǔ)在高速存儲(chǔ)器中的原始視頻及音頻或經(jīng)過后處理模塊處理過的優(yōu)化視頻和音頻，以相應(yīng)的分辨率和刷新率發(fā)送到標(biāo)準(zhǔn)接口的發(fā)送端。該實(shí)時(shí)高速總線輸入和輸出模塊可以是支持HDMI 標(biāo)準(zhǔn)的輸入輸出模塊，與之相連的標(biāo)準(zhǔn)接口可以是HDMI接口，但本發(fā)明并不限于此，也可以是DVI標(biāo)準(zhǔn)接口或其它視頻標(biāo)準(zhǔn)接口。
高速存儲(chǔ)器可以是DDR3 SDRAM，也可以是DDR2 SDRAM等其它類型的高速存儲(chǔ)器， 用于存儲(chǔ)輸入的視頻信息和處理后的視頻信息等。
后處理模塊是實(shí)時(shí)高速總線數(shù)據(jù)處理模塊，其與實(shí)時(shí)高速總線相連，用于讀取存儲(chǔ)在高速存儲(chǔ)器中的視頻圖像數(shù)據(jù)，根據(jù)視頻圖像信息，對(duì)視頻圖像數(shù)據(jù)進(jìn)行隔行掃描與逐行掃描間的轉(zhuǎn)化；根據(jù)嵌入式處理器配置的濾波系數(shù)，啟動(dòng)相應(yīng)濾波器對(duì)視頻圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)處理，以優(yōu)化視頻或特效生成；根據(jù)后處理工作模式，決策是否對(duì)視頻圖像數(shù)據(jù)進(jìn)行色度空間的轉(zhuǎn)換；將最終的處理后視頻圖像數(shù)據(jù)寫回到高速存儲(chǔ)器中。后處理模塊可以是芯片形式的實(shí)現(xiàn)，也可以是軟核的形式實(shí)現(xiàn)。
以太網(wǎng)模塊與非實(shí)時(shí)高速總線相連，是一種非實(shí)時(shí)高速總線輸入輸出模塊，用來完成本發(fā)明的多級(jí)總線系統(tǒng)與遠(yuǎn)程用戶端(圖3中未示出)的交互，遠(yuǎn)程用戶可以通過以太網(wǎng)遠(yuǎn)程向以太網(wǎng)模塊發(fā)送各種指令，控制圖3所述本發(fā)明的多級(jí)總線系統(tǒng)的啟動(dòng)以及工作模式，并將該系統(tǒng)的響應(yīng)或處理結(jié)果通過以太網(wǎng)返回到遠(yuǎn)程用戶端。該以太網(wǎng)模塊可以是千兆以太網(wǎng)模塊，或者萬兆以太網(wǎng)模塊。
非實(shí)時(shí)低速總線輸入輸出模塊可以是AHB、GPI0(通用輸入輸出)和UART(通用異步接收機(jī))，用來實(shí)現(xiàn)圖3所述系統(tǒng)的系統(tǒng)調(diào)試和外部中斷。
低速總線互聯(lián)模塊一端與非實(shí)時(shí)低速總線相連，另一端與非實(shí)時(shí)高速總線相連， 用來完成非實(shí)時(shí)低速總線和非實(shí)時(shí)高速總線之間的數(shù)據(jù)交互。該低速總線互聯(lián)模塊可以是完成工作在不同工作頻率的相同總線協(xié)議之間的互聯(lián)，也可以是完成不同總線協(xié)議之間的互聯(lián)。低速總線互連模塊可以通過配置寄存器實(shí)現(xiàn)軟件可編程，以適應(yīng)不同應(yīng)用場(chǎng)景。
高速總線互聯(lián)模塊一端與非實(shí)時(shí)高速總線相連，另一端與實(shí)時(shí)高速總線相連，用來完成非實(shí)時(shí)高速總線和實(shí)時(shí)高速總線之間的數(shù)據(jù)交互。該低速總線互聯(lián)模塊可以是完成工作在不同工作頻率的相同總線協(xié)議之間的互聯(lián)，也可以是完成不同總線協(xié)議之間的互聯(lián)。高速總線互連模塊可以通過配置寄存器實(shí)現(xiàn)軟件可編程，以適應(yīng)不同應(yīng)用場(chǎng)景。
作為本發(fā)明的一個(gè)優(yōu)選實(shí)施例，在基于圖3所示的多級(jí)總線系統(tǒng)中，實(shí)時(shí)高速總線AXI-I (為與非實(shí)時(shí)高速總線AXI區(qū)分，加標(biāo)號(hào)-1)、HDMI接收和發(fā)送模塊、后處理模塊工作在150MHz，高速存儲(chǔ)器為DDR3SDRAM工作在300MHz，非實(shí)時(shí)高速總線AXI-2 (為與實(shí)時(shí)高速總線AXI區(qū)分，加標(biāo)號(hào)-2)、嵌入式處理器、以太網(wǎng)模塊工作在125MHz，非實(shí)時(shí)低速總線 AHB、GPIO和UART模塊工作在75MHz。
圖4顯示了本發(fā)明的另一實(shí)施例的示意圖，其是基于圖3的多級(jí)總線系統(tǒng)所連的模塊數(shù)目進(jìn)行擴(kuò)展的多級(jí)總線系統(tǒng)。該多級(jí)總線系統(tǒng)包括每級(jí)總線所連的處理模塊、擴(kuò)展處理模塊1、擴(kuò)展處理模塊2、…、擴(kuò)展處理模塊η等。相對(duì)與圖3所示的多級(jí)總線系統(tǒng)，該擴(kuò)展多級(jí)總線系統(tǒng)擴(kuò)展了該系統(tǒng)每一級(jí)總線的連接模塊數(shù)目，使得具有同等處理速度和帶寬需求的多個(gè)處理模塊可以集成到同一級(jí)總線中。例如在實(shí)時(shí)高速總線上，除圖3所示的實(shí)施方式外，還可以集成DVI的輸入和輸出模塊，VGA的輸入和輸出模塊等，使得多級(jí)總線系統(tǒng)在總線級(jí)數(shù)不變的情況下，集成更多的功能模塊。
圖5顯示了本發(fā)明的又一實(shí)施例，其是基于圖3的多級(jí)總線系統(tǒng)的級(jí)數(shù)進(jìn)行擴(kuò)展的多級(jí)總線系統(tǒng)。該多級(jí)總線系統(tǒng)包括實(shí)時(shí)高速總線、非實(shí)時(shí)高速總線、非實(shí)時(shí)低速總線、 擴(kuò)展總線1、擴(kuò)展總線2、…、擴(kuò)展總線η等，還包括多個(gè)擴(kuò)展總線互聯(lián)模塊。各擴(kuò)展總線通過所述擴(kuò)展總線互聯(lián)模塊相互連接，并且與非實(shí)時(shí)低速總線相連。
相對(duì)于圖3所示的多級(jí)總線系統(tǒng)，該擴(kuò)展多級(jí)總線系統(tǒng)進(jìn)一步擴(kuò)展了總線的級(jí)數(shù)，使得該系統(tǒng)可以支持更豐富的處理模塊。當(dāng)系統(tǒng)越來越復(fù)雜時(shí)，各種處理模塊的處理速度和帶寬需求的不同，使得簡(jiǎn)單的統(tǒng)一到圖3所示的三級(jí)總線系統(tǒng)中較為困難，擴(kuò)展總線的級(jí)數(shù)可以在不改變圖3所述的系統(tǒng)性能和基本架構(gòu)的前提下，集成更多的功能，使系統(tǒng)更具有競(jìng)爭(zhēng)力。
圖3所示的多級(jí)總線系統(tǒng)的運(yùn)行過程如下
1)系統(tǒng)上電后，嵌入式處理器讀取boot指令，完成嵌入式處理器的初始化。根據(jù) boot指令對(duì)總線各處理模塊的進(jìn)行配置，并啟動(dòng)各處理模塊，執(zhí)行應(yīng)用程序。
2)以太網(wǎng)以web服務(wù)器的方式接收遠(yuǎn)程用戶端的指令，通過嵌入式處理器實(shí)時(shí)的調(diào)節(jié)各處理模塊的運(yùn)行模式以及運(yùn)行參數(shù)等。并將需要反饋的數(shù)據(jù)通過以太網(wǎng)返回到遠(yuǎn)程用戶端，并可以通過顯示器顯示。
3)輸入輸出模塊啟動(dòng)后，輸入模塊接收輸入的視頻圖像，根據(jù)處理器的配置參數(shù)， 將視頻圖像數(shù)據(jù)寫入到高速存儲(chǔ)器的相應(yīng)地址，輸出模塊讀取高速存儲(chǔ)器中相應(yīng)地址的圖像信息，經(jīng)HDMI線纜，實(shí)時(shí)發(fā)送到顯示器或電視機(jī)等外部顯示設(shè)備上。
4)后處理模塊啟動(dòng)后，從高速存儲(chǔ)器中的相應(yīng)地址讀取待處理的視頻信息，以配置好的工作模式和濾波系數(shù)對(duì)視頻圖像進(jìn)行濾波操作或多種濾波組合操作，實(shí)現(xiàn)圖像質(zhì)量?jī)?yōu)化或特效生成，根據(jù)需要完成視頻圖像的色度空間轉(zhuǎn)換、隔行掃描和逐行掃描模式間轉(zhuǎn)換等。最后將處理好的視頻圖像信息寫回到高速存儲(chǔ)器中。
5)輸入輸出模塊或后處理器模塊工作進(jìn)入異常時(shí)，嵌入式處理器會(huì)將異常信息以相應(yīng)的編碼方式通過GPIO顯示出來，用戶可以通過UART模塊進(jìn)行嵌入式處理器的斷點(diǎn)調(diào)試ο
本發(fā)明在現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array, FPGA)開發(fā)平臺(tái)上經(jīng)過驗(yàn)證，能夠滿足多通道大數(shù)據(jù)量的實(shí)時(shí)數(shù)據(jù)采集，特效生成，視頻優(yōu)化和實(shí)時(shí)顯示。
以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種多級(jí)總線系統(tǒng)，其特征在于，包括實(shí)時(shí)高速總線、非實(shí)時(shí)高速總線、非實(shí)時(shí)低速總線、高速存儲(chǔ)器、實(shí)時(shí)總線輸入輸出模塊、實(shí)時(shí)總線數(shù)據(jù)處理模塊、非實(shí)時(shí)高速總線輸入輸出模塊、非實(shí)時(shí)低速總線輸入輸出模塊、高速總線互聯(lián)模塊和低速總線互聯(lián)模塊，其中實(shí)時(shí)高速總線，用于實(shí)時(shí)大數(shù)據(jù)量的傳送和處理； 非實(shí)時(shí)高速總線，用于非實(shí)時(shí)性的大數(shù)據(jù)量傳送和處理； 非實(shí)時(shí)低速總線，用于小數(shù)據(jù)量的傳送和處理； 高速存儲(chǔ)器，用于滿足總線系統(tǒng)上各模塊的數(shù)據(jù)存儲(chǔ)要求；實(shí)時(shí)高速總線輸入輸出模塊，用于控制高速輸入輸出口的接收和發(fā)送，并進(jìn)行協(xié)議解析，數(shù)據(jù)緩沖，實(shí)現(xiàn)跨時(shí)鐘域的數(shù)據(jù)同步；實(shí)時(shí)高速總線數(shù)據(jù)處理模塊，用于對(duì)輸入的數(shù)據(jù)進(jìn)行特征提取，編碼格式轉(zhuǎn)換，特效呈現(xiàn)和噪聲過濾，完成數(shù)據(jù)的運(yùn)算密集型處理；非實(shí)時(shí)高速總線輸入輸出模塊，用于與實(shí)時(shí)高速總線輸入輸出模塊配合，進(jìn)行非實(shí)時(shí)數(shù)據(jù)的高速傳送；非實(shí)時(shí)低速總線輸入輸出模塊，用于小數(shù)據(jù)量的低速傳送；高速總線互聯(lián)模塊，用來完成非實(shí)時(shí)高速總線和實(shí)時(shí)高速總線之間的數(shù)據(jù)交互；低速總線互聯(lián)模塊，用來完成非實(shí)時(shí)低速總線和非實(shí)時(shí)高速總線之間的數(shù)據(jù)交互。
2.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于實(shí)時(shí)高速總線輸入輸出模塊、實(shí)時(shí)總線數(shù)據(jù)處理模塊和高速存儲(chǔ)器與實(shí)時(shí)高速總線相連，非實(shí)時(shí)高速總線輸入輸出模塊與非實(shí)時(shí)高速總線相連，非實(shí)時(shí)低速總線輸入輸出模塊與非實(shí)時(shí)低速總線相連。
3.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于非實(shí)時(shí)低速總線通過低速總線互聯(lián)模塊與非實(shí)時(shí)高速總線相連，非實(shí)時(shí)高速總線通過高速總線互聯(lián)模塊與之實(shí)時(shí)高速總線相連。
4.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于所述實(shí)時(shí)高速總線用于提供不同時(shí)鐘域的數(shù)據(jù)同步和不同位寬的數(shù)據(jù)對(duì)齊。
5.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于所述非實(shí)時(shí)高速總線允許對(duì)各模塊發(fā)起的操作延遲響應(yīng)，以進(jìn)行操作調(diào)度和重排序。
6.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于所述高速存儲(chǔ)器具有大容量，且工作在實(shí)時(shí)總線時(shí)鐘域內(nèi)。
7.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于還包括與非實(shí)時(shí)高速總線相連的嵌入式處理器，用于對(duì)實(shí)時(shí)高速總線輸入輸出模塊進(jìn)行工作模式的配置和啟動(dòng)控制。
8.如權(quán)利要求7所述的多級(jí)總線系統(tǒng)，其特征在于所述嵌入式處理器是兼容ARM和/ 或MIPS指令集的嵌入式處理器。
9.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于還包括與實(shí)時(shí)高速總線相連的后處理模塊，用于實(shí)時(shí)高速總線的數(shù)據(jù)處理。
10.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于所述非實(shí)時(shí)高速總線輸入輸出模塊是以太網(wǎng)模塊，用于所述多級(jí)總線系統(tǒng)與遠(yuǎn)程用戶端的交互。
11.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于所述實(shí)時(shí)高速總線輸入和輸出模塊是支持HDMI標(biāo)準(zhǔn)的輸入輸出模塊或DVI標(biāo)準(zhǔn)接口。
12.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于所述高速存儲(chǔ)器是DDR3SDRAM或DDR2 SDRAM。
13.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于非實(shí)時(shí)低速總線輸入輸出模塊是 GPIO 接口或 UART 接口。
14.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于實(shí)時(shí)高速總線是AXI總線。
15.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于非實(shí)時(shí)高速總線是AXI總線。
16.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于還包括多個(gè)擴(kuò)展模塊，所述實(shí)時(shí)高速總線、非實(shí)時(shí)高速總線、非實(shí)時(shí)低速總線分別與若干擴(kuò)展處理模塊相連。
17.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于還包括多個(gè)擴(kuò)展總線和多個(gè)擴(kuò)展總線互聯(lián)模塊，所述擴(kuò)展總線通過所述擴(kuò)展總線互聯(lián)模塊相互連接，并且與非實(shí)時(shí)低速總線相連。
18.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于所述低速總線互連模塊能夠通過配置寄存器實(shí)現(xiàn)軟件可編程，以適應(yīng)不同應(yīng)用場(chǎng)景。
19.如權(quán)利要求1所述的多級(jí)總線系統(tǒng)，其特征在于所述高速總線互連模塊能夠通過配置寄存器實(shí)現(xiàn)軟件可編程，以適應(yīng)不同應(yīng)用場(chǎng)景。
全文摘要
本發(fā)明公開了一種多線總線系統(tǒng)。該系統(tǒng)包括實(shí)時(shí)高速總線、非實(shí)時(shí)高速總線、非實(shí)時(shí)低速總線、低速總線互聯(lián)模塊、高速總線互聯(lián)模塊，高速存儲(chǔ)器、嵌入式處理器、實(shí)時(shí)總線輸入輸出模塊、實(shí)時(shí)總線數(shù)據(jù)處理模塊、非實(shí)時(shí)高速總線輸入輸出模塊、非實(shí)時(shí)低速總線輸入輸出模塊。實(shí)時(shí)總線輸入輸出模塊、實(shí)時(shí)總線數(shù)據(jù)處理模塊和高速存儲(chǔ)器通過實(shí)時(shí)高速總線接口與實(shí)時(shí)高速總線相連；嵌入式處理器、非實(shí)時(shí)高速總線輸入輸出模塊通過非實(shí)時(shí)高速總線接口與非實(shí)時(shí)高速總線相連；非實(shí)時(shí)低速總線輸入輸出模塊通過非實(shí)時(shí)低速總線接口與非實(shí)時(shí)低速總線相連；非實(shí)時(shí)低速總線通過低速總線互聯(lián)模塊與非實(shí)時(shí)高速總線相連，非實(shí)時(shí)高速總線通過高速總線互聯(lián)模塊與高速總線相連。本發(fā)明可以提供高效的大數(shù)據(jù)量實(shí)時(shí)傳送和實(shí)時(shí)處理，有效利用總線帶寬。
文檔編號(hào)G06F13/40GK102521190SQ20111042805
公開日2012年6月27日 申請(qǐng)日期2011年12月19日 優(yōu)先權(quán)日2011年12月19日
發(fā)明者倪素萍, 杜學(xué)亮, 王東琳, 郭若杉 申請(qǐng)人:中國(guó)科學(xué)院自動(dòng)化研究所