專利名稱：一種基于fpga的接觸式卡片驗證系統(tǒng)的設(shè)計方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于FPGA的接觸式卡片驗證系統(tǒng)的設(shè)計方法，屬于集成電路芯片驗證技術(shù)領(lǐng)域。
背景技術(shù)：
隨著電子產(chǎn)品的不斷升級以及半導(dǎo)體工藝的進步，集成電路芯片的設(shè)計規(guī)模不斷增大，對集成電路芯片設(shè)計提出了新的挑戰(zhàn)1)縮短芯片的設(shè)計周期，加快產(chǎn)品上市時間，從而提高產(chǎn)品競爭力。2)提高芯片的一次投片成功率，從而減少流片成本。在集成電路芯片設(shè)計周期中，芯片的驗證工作占據(jù)了 60-70%的設(shè)計工作量，而且隨著芯片規(guī)模的不斷增大，芯片驗證的復(fù)雜度不斷提高，驗證的難度成倍數(shù)增加。傳統(tǒng)的芯片驗證方法主要是軟件仿真，如最常用的基于Testbench+Dut架構(gòu)的軟件仿真系統(tǒng)。軟件仿真是指對RTL設(shè)計施加外部激勵信號，通過觀察其在激勵信號作用下的輸出結(jié)果判斷設(shè)計的正確性。軟件仿真存在的問題主要有以下幾點3)可靠性不足軟件仿真提供的是理想的外部環(huán)境，對設(shè)計所加的外部激勵都是理想的信號，無法模擬真實環(huán)境下的各種變化，因此，無法保證設(shè)計完全正確。4)運行速度慢軟件仿真是基于PC機的軟件環(huán)境運行的，運行速度慢，在理想的情況下其速度才能達到KHZ水平。隨著芯片設(shè)計規(guī)模的提高，測試向量數(shù)目成指數(shù)級增加，仿真速度問題將極大的延長設(shè)計周期，影響產(chǎn)品上市。所以，必須提出新的集成電路驗證方法從而達到既能縮短產(chǎn)品的設(shè)計周期，又能提高設(shè)計可靠性的目標(biāo)。傳統(tǒng)的軟件仿真，首先需要根據(jù)設(shè)計規(guī)范編寫激勵信號，將激勵信號加到設(shè)計中， 捕獲輸出數(shù)據(jù)并判斷其正確性。根據(jù)輸入數(shù)據(jù)與輸出數(shù)據(jù)是否相對應(yīng)達到檢查設(shè)計正確性的目標(biāo)。軟件仿真的測試覆蓋率依賴于測試向量(輸入數(shù)據(jù)的集合)的完整度。而隨著芯片規(guī)模的不斷增大，測試向量成指數(shù)增加，要想達到較高的測試覆蓋率，驗證將會耗費更多的時間，從而延長整個芯片的設(shè)計周期，影響產(chǎn)品的上市。而且軟件仿真一直運行在PC機環(huán)境下，與實際的芯片工作環(huán)境有差別，導(dǎo)致設(shè)計的可靠性不足。

發(fā)明內(nèi)容
針對集成電路芯片的驗證復(fù)雜度不斷提高、驗證可靠性不足、芯片的流片費用高昂以及如何縮短設(shè)計周期等問題，本發(fā)明提供一種基于FPGA的接觸式卡片驗證系統(tǒng)的設(shè)計方法。一種基于FPGA的接觸式卡片驗證系統(tǒng)的設(shè)計方法如下1)選擇FPGA為驗證系統(tǒng)的設(shè)計平臺；
2)在FPGA平臺上進行接觸式卡片設(shè)計的移植，主要包括IO處理和IP替換IO處理根據(jù)接觸式卡片設(shè)計規(guī)范，修改FPGA平臺中接觸式卡片設(shè)計的IO 口，使 IO 口符合IS0-7816協(xié)議中的接口規(guī)范；IP替換將接觸式卡片設(shè)計中基于集成電路設(shè)計工藝的IP核，根據(jù)IP核實現(xiàn)的功能，替換成適應(yīng)于FPGA平臺的IP核；3)構(gòu)建驗證系統(tǒng)環(huán)境驗證系統(tǒng)環(huán)境包括符合IS0-7816協(xié)議的讀卡器一個、EEPROM數(shù)據(jù)存儲芯片、實現(xiàn)接觸式卡片設(shè)計的FPGA平臺和用于觀察信號的邏輯分析儀一臺，讀卡器、FPGA平臺和 EEPROM數(shù)據(jù)存儲芯片依次連接，邏輯分析儀與FPGA連接；4)驗證系統(tǒng)運行驗證系統(tǒng)的運行主要步驟依次包括FPGA平臺運行、邏輯分析儀設(shè)置并啟動、讀卡器啟動和數(shù)據(jù)分析FPGA平臺運行在FPGA平臺中實現(xiàn)接觸式卡片設(shè)計；邏輯分析儀設(shè)置并啟動設(shè)置邏輯分析儀的參數(shù)和觸發(fā)方式，啟動邏輯分析儀，將 FPGA平臺中需要觀察的信號通過信號線與邏輯分析儀連接；邏輯分析儀的型號為TLA704 ；讀卡器啟動根據(jù)讀卡器的使用說明，啟動讀卡器；5)波形數(shù)據(jù)顯示邏輯分析儀顯示需要觀察的信號的波形；6)數(shù)據(jù)分析根據(jù)邏輯分析儀顯示的波形數(shù)據(jù)和IS0-7816協(xié)議，判斷驗證系統(tǒng)設(shè)計是否正確。以上是一種基于FPGA的接觸式卡片驗證系統(tǒng)的設(shè)計流程。本發(fā)明針對集成電路設(shè)計中存在的驗證復(fù)雜度高、可靠性不足、仿真速度慢等問題提出了行之有效地解決方法，對傳統(tǒng)的集成電路軟件仿真存在的問題進行了很好的解決，極大地提高了芯片驗證的可靠性，并且縮短了驗證的周期。


圖1是本發(fā)明的設(shè)計方法軟件流程圖。圖2是本發(fā)明的硬件連接框圖。其中，1、FPGA平臺，2、邏輯分析儀，3、讀卡器，4、EEPROM存儲芯片，5、選擇驗證系統(tǒng)平臺，6、接觸式卡片設(shè)計移植，7、構(gòu)建驗證系統(tǒng)環(huán)境，8、驗證系統(tǒng)運行。
具體實施例方式下面結(jié)合附圖和實施例對本發(fā)明進一步說明。實施例一種基于FPGA的接觸式卡片驗證系統(tǒng)的設(shè)計方法，如圖1、圖2所示，步驟如下1)選擇FPGA為驗證系統(tǒng)的設(shè)計平臺；2)在FPGA平臺上進行接觸式卡片設(shè)計的移植，主要包括IO處理和IP替換IO處理根據(jù)接觸式卡片設(shè)計規(guī)范，修改FPGA平臺中接觸式卡片設(shè)計的IO 口，使 IO 口符合IS0-7816協(xié)議中的接口規(guī)范；IP替換將接觸式卡片設(shè)計中基于集成電路設(shè)計工藝的IP核，根據(jù)IP核實現(xiàn)的功能，替換成適應(yīng)于FPGA平臺的IP核；3)構(gòu)建驗證系統(tǒng)環(huán)境驗證系統(tǒng)環(huán)境包括符合IS0-7816協(xié)議的讀卡器一個、EEPROM數(shù)據(jù)存儲芯片、實現(xiàn)接觸式卡片設(shè)計的FPGA平臺和用于觀察信號的邏輯分析儀一臺，讀卡器、FPGA平臺和 EEPROM數(shù)據(jù)存儲芯片依次連接，邏輯分析儀與FPGA連接；4)驗證系統(tǒng)運行驗證系統(tǒng)的運行主要步驟依次包括FPGA平臺運行、邏輯分析儀設(shè)置并啟動、讀卡器啟動和數(shù)據(jù)分析FPGA平臺運行在FPGA平臺中實現(xiàn)接觸式卡片設(shè)計；邏輯分析儀設(shè)置并啟動設(shè)置邏輯分析儀的參數(shù)和觸發(fā)方式，啟動邏輯分析儀，將 FPGA平臺中需要觀察的信號通過信號線與邏輯分析儀連接；邏輯分析儀的型號為TLA704 ；讀卡器啟動根據(jù)讀卡器的使用說明，啟動讀卡器；5)波形數(shù)據(jù)顯示邏輯分析儀顯示需要觀察的信號的波形；6)數(shù)據(jù)分析根據(jù)邏輯分析儀顯示的波形數(shù)據(jù)和IS0-7816協(xié)議，判斷驗證系統(tǒng)設(shè)計是否正確。
權(quán)利要求
1. 一種基于FPGA的接觸式卡片驗證系統(tǒng)的設(shè)計方法，其特征在于，設(shè)計方法如下1)選擇FPGA為驗證系統(tǒng)的設(shè)計平臺；2)在FPGA平臺上進行接觸式卡片設(shè)計的移植，主要包括IO處理和IP替換IO處理根據(jù)接觸式卡片設(shè)計規(guī)范，修改FPGA平臺中接觸式卡片設(shè)計的IO 口，使IO 口符合IS0-7816協(xié)議中的接口規(guī)范；IP替換將接觸式卡片設(shè)計中基于集成電路設(shè)計工藝的IP核，根據(jù)IP核實現(xiàn)的功能， 替換成適應(yīng)于FPGA平臺的IP核；3)構(gòu)建驗證系統(tǒng)環(huán)境驗證系統(tǒng)環(huán)境包括符合IS0-7816協(xié)議的讀卡器一個、EEPROM數(shù)據(jù)存儲芯片、實現(xiàn)接觸式卡片設(shè)計的FPGA平臺和用于觀察信號的邏輯分析儀一臺，讀卡器、FPGA平臺和EEPROM數(shù)據(jù)存儲芯片依次連接，邏輯分析儀與FPGA連接；4)驗證系統(tǒng)運行驗證系統(tǒng)的運行主要步驟依次包括FPGA平臺運行、邏輯分析儀設(shè)置并啟動、讀卡器啟動和數(shù)據(jù)分析FPGA平臺運行在FPGA平臺中實現(xiàn)接觸式卡片設(shè)計；邏輯分析儀設(shè)置并啟動設(shè)置邏輯分析儀的參數(shù)和觸發(fā)方式，啟動邏輯分析儀，將 FPGA平臺中需要觀察的信號通過信號線與邏輯分析儀連接；邏輯分析儀的型號為TLA704 ； 讀卡器啟動根據(jù)讀卡器的使用說明，啟動讀卡器；5)波形數(shù)據(jù)顯示邏輯分析儀顯示需要觀察的信號的波形；6)數(shù)據(jù)分析根據(jù)邏輯分析儀顯示的波形數(shù)據(jù)和IS0-7816協(xié)議，判斷驗證系統(tǒng)設(shè)計是否正確。
全文摘要
一種基于FPGA的接觸式卡片驗證系統(tǒng)的設(shè)計方法，屬于集成電路芯片驗證技術(shù)領(lǐng)域。針對集成電路驗證中存在的驗證工作復(fù)雜度高、軟件仿真速度慢、可靠性不足等問題，提出了集成電路設(shè)計中一種基于FPGA的驗證系統(tǒng)的設(shè)計方法。以接觸式卡片設(shè)計為驗證對象的基于FPGA的驗證系統(tǒng)具有可靠性高、仿真速度快、可移植性和可重構(gòu)性強等特點，解決了傳統(tǒng)集成電路驗證中存在的測試復(fù)雜度高、仿真速度慢、可靠性不足、修改復(fù)雜等問題，可以為集成電路設(shè)計的驗證技術(shù)提供新的解決方案。
文檔編號G06F17/50GK102495913SQ20111031698
公開日2012年6月13日 申請日期2011年10月18日 優(yōu)先權(quán)日2011年10月18日
發(fā)明者周莉, 康曉, 汪建軍, 王佳, 章元智 申請人:山東大學(xué)