專利名稱：一種多核處理器存儲系統(tǒng)裝置及方法
技術領域：
本發(fā)明涉及微處理器和計算機系統(tǒng)領域，具體地說，涉及面向多核處理器存儲系統(tǒng)體系結(jié)構(gòu)。
背景技術：
隨著處理器的速度不斷提高，同時多核處理器并行計算的發(fā)展，使得計算的效率不斷增強，同時，也對數(shù)據(jù)存取效率的要求越來越高。由于數(shù)據(jù)存取的效率對多核處理器性能影響很大，因此提高計算機的數(shù)據(jù)存取的效率尤其重要。在傳統(tǒng)的多核處理器存儲系統(tǒng)中(如圖3)，其運行的總體流程(如圖4)不對計算所使用的數(shù)據(jù)進行區(qū)別，因此中間數(shù)據(jù)和最終結(jié)果數(shù)據(jù)的存取過程是相同的。傳統(tǒng)的多核處理器存儲系統(tǒng)中每一次中間計算數(shù)據(jù)都寫回主存儲裝置，每一次都要從主存儲裝置讀取下一次計算的數(shù)據(jù)的過程，使整個計算過程變得復雜和繁瑣，降低了存取的效率。

發(fā)明內(nèi)容
本發(fā)明提出一種多核處理器存儲系統(tǒng)裝置，用于構(gòu)建更加高效的多核處理器存儲系統(tǒng)體系。本發(fā)明的多核處理器存儲系統(tǒng)裝置包主存儲裝置，高速緩存裝置，中間數(shù)據(jù)緩存陣列裝置，總線裝置，多核處理器陣列裝置，其中主存儲裝置，高速緩存裝置，多核處理器陣列裝置，中間數(shù)據(jù)緩存陣列裝置依次通過總線裝置連接。其中，所述主存儲裝置，用來存儲指令代碼和數(shù)據(jù)；所述高速緩存裝置包括指令高速緩存裝置和數(shù)據(jù)高速緩存裝置，所述指令高速緩存裝置從主存儲裝置中讀取指令代碼并緩存；所述數(shù)據(jù)高速緩存裝置，該裝置從主存儲裝置中讀取數(shù)據(jù)并緩存，接收多核處理器陣列裝置輸出的結(jié)果數(shù)據(jù)并緩存，同時將結(jié)果數(shù)據(jù)寫回到主存儲裝置中；所述中間數(shù)據(jù)緩存陣列裝置，緩存多核處理器陣列裝置在計算過程中的中間數(shù)據(jù)；所述多核處理器陣列裝置，從所述指令高速緩存裝置讀取指令代碼，從所述數(shù)據(jù)高速緩存裝置讀取數(shù)據(jù)，執(zhí)行指令代碼進行數(shù)據(jù)計算，并且使用所述中間數(shù)據(jù)緩存陣列，寫入或者讀取中間計算數(shù)據(jù)；所述總線裝置包括中間數(shù)據(jù)緩存陣列裝置訪問總線，所述多核處理器陣列裝置通過該總線訪問中間數(shù)據(jù)緩存塊；高速緩存裝置訪問總線，所述多核處理器陣列裝置通過該總線訪問所述數(shù)據(jù)高速緩存裝置，以及通過該總線從所述指令高速緩存裝置讀取指令代碼；主存儲裝置訪問總線，所述數(shù)據(jù)高速緩存裝置通過該總線訪問所述主存儲裝置， 以及所述指令高速緩存裝置通過該總線從所述主存儲裝置讀取指令代碼。所述的中間數(shù)據(jù)緩存陣列裝置包括多個中間數(shù)據(jù)緩存塊，所述中間數(shù)據(jù)緩存塊是用于存儲中間數(shù)據(jù)的存儲器。所述的多核處理器陣列裝置包括多個處理器核，其每個處理器核為單個處理器單兀。所述指令高速緩存裝置從所述主存儲裝置中，提前獲得需要執(zhí)行的指令代碼，同時所述數(shù)據(jù)高速緩存裝置從所述主存儲裝置中，提前獲得需要的數(shù)據(jù)，然后，所述多核處理器陣列裝置從所述指令高速緩存裝置和所述數(shù)據(jù)高速緩存裝置中，讀取指令代碼和數(shù)據(jù)， 執(zhí)行計算，并將中間計算數(shù)據(jù)寫入所述中間數(shù)據(jù)緩存陣列裝置，接著從所述中間數(shù)據(jù)緩存陣列裝置讀取所需數(shù)據(jù)，同時從所述指令高速緩存裝置讀取指令代碼，繼續(xù)計算，如此循環(huán)，直至計算出最終結(jié)果數(shù)據(jù)，并將最終結(jié)果數(shù)據(jù)寫入所述數(shù)據(jù)高速緩存裝置，最后，所述數(shù)據(jù)高速緩存裝置將最終結(jié)果數(shù)據(jù)寫回所述主存儲裝置中。根據(jù)本發(fā)明的多核處理器存儲方法的操作步驟如圖1所示。具體方法以及特征， 在于包括以下步驟步驟1 高速緩存裝置讀取主存儲裝置中指令代碼和數(shù)據(jù)；步驟2 多核處理器陣列讀取高速緩存裝置中指令代碼和數(shù)據(jù)；步驟3 多核處理器陣列執(zhí)行計算；步驟4 計算結(jié)果數(shù)據(jù)寫入到數(shù)據(jù)高速緩存裝置中； 步驟5，高速緩存裝置將最終結(jié)果數(shù)據(jù)寫回到主存儲裝置中。其中，在步驟1中，所述高速緩存裝置為指令高速緩存裝置和數(shù)據(jù)高速緩存裝置， 其進一步包含步驟步驟1. 1，提前將所需的指令代碼從主存儲裝置中讀取到指令高速緩存裝置中；步驟1. 2，提前將所需的數(shù)據(jù)從主存儲裝置中讀取到數(shù)據(jù)高速緩存裝置中；所述步驟2進一步包含步驟步驟2. 1，多核處理器陣列裝置從指令高速緩存裝置中快速的讀取指令代碼；步驟2. 2，當多核處理器陣列裝置需要使用主存儲裝置中數(shù)據(jù)時，從數(shù)據(jù)高速緩存裝置中快速的讀取數(shù)據(jù)；其中，在所述步驟3，多核處理器陣列裝置執(zhí)行計算時，還可以包含以下步驟步驟3. 1，計算出的中間數(shù)據(jù)，快速寫入中間數(shù)據(jù)緩存陣列裝置中；步驟3. 2，多核處理器陣列裝置從中間數(shù)據(jù)緩存陣列裝置中讀取再次計算所需的中間數(shù)據(jù)，同時從指令高速緩存裝置讀取指令代碼，繼續(xù)執(zhí)行計算，如果計算得到最終結(jié)果數(shù)據(jù)，則結(jié)束計算，進入步驟4，否則返回步驟3. 1，將計算所得數(shù)據(jù)作為中間數(shù)據(jù)快速寫入中間數(shù)據(jù)緩存陣列裝置，然后再次執(zhí)行步驟3. 2 ；所述的步驟2中，所述的多核處理器陣列裝置包括多個處理器核，每個處理器核為單個處理器單元。所述的步驟3. 1中，所述的中間數(shù)據(jù)緩存陣列裝置包括多個中間數(shù)據(jù)緩存塊；中間數(shù)據(jù)通過中間數(shù)據(jù)緩存陣列裝置訪問總線寫入中間數(shù)據(jù)緩存塊中。本發(fā)明根據(jù)中間計算數(shù)據(jù)是臨時存在的性質(zhì)，省去了將中間計算數(shù)據(jù)寫回主存儲裝置及再次讀取主存儲裝置的過程，提升了存取效率和速度，提高了處理器的效率。


參照如下附圖將更加易于理解本發(fā)明圖1所示為本發(fā)明提出的存儲系統(tǒng)總體流程圖；圖2所示為用于實現(xiàn)本發(fā)明的存儲系統(tǒng)裝置的結(jié)構(gòu)框圖；圖3所示為傳統(tǒng)的存儲系統(tǒng)的結(jié)構(gòu)框圖；圖4所示為傳統(tǒng)的存儲系統(tǒng)總體流程圖；圖5中間數(shù)據(jù)緩存陣列裝置的結(jié)構(gòu)框圖；圖6多核處理器陣列的結(jié)構(gòu)框圖。
具體實施例方式本發(fā)明的多核處理器存儲系統(tǒng)裝置(如圖幻包括主存儲裝置、高速緩存裝置、中間數(shù)據(jù)緩存陣列裝置、總線裝置、多核處理器陣列裝置，其中主存儲裝置，高速緩存裝置，多核處理器陣列裝置，中間數(shù)據(jù)緩存陣列裝置依次通過總線裝置連接。其中，所述的主存儲裝置用來存儲指令代碼和數(shù)據(jù)；所述的高速緩存裝置包括指令高速緩存裝置和數(shù)據(jù)高速緩存裝置，指令高速緩存裝置從主存儲裝置中讀取指令代碼并緩存；而數(shù)據(jù)高速緩存裝置從主存儲裝置中讀取數(shù)據(jù)并緩存，接收多核處理器陣列裝置輸出的結(jié)果數(shù)據(jù)并緩存，同時將結(jié)果數(shù)據(jù)寫回到主存儲裝置中；所述的中間數(shù)據(jù)緩存陣列裝置包括多個中間數(shù)據(jù)緩存塊，如圖5所示，中間數(shù)據(jù)緩存塊1、中間數(shù)據(jù)緩存塊2、…、中間數(shù)據(jù)緩存塊M，這些中間數(shù)據(jù)緩存塊是用于存儲中間數(shù)據(jù)的存儲器；中間數(shù)據(jù)緩存陣列裝置能夠緩存多核處理器陣列裝置在計算過程中的中間數(shù)據(jù)；所述的多核處理器陣列裝置包括多個處理器核，如圖6所示，處理器核1、處理器核2、…、處理器核N，其每個處理器核為單個處理器單元。多核處理器陣列裝置從所述指令高速緩存裝置讀取指令代碼，從所述數(shù)據(jù)高速緩存裝置讀取數(shù)據(jù)，執(zhí)行指令代碼進行數(shù)據(jù)計算，并且使用所述中間數(shù)據(jù)緩存陣列，寫入或者讀取中間計算數(shù)據(jù)；所述的總線裝置(如圖2所示)包括中間數(shù)據(jù)緩存陣列裝置訪問總線，所述多核處理器陣列裝置通過該總線訪問中間數(shù)據(jù)緩存塊；高速緩存裝置訪問總線，所述多核處理器陣列裝置通過該總線訪問所述數(shù)據(jù)高速緩存裝置，以及通過該總線從所述指令高速緩存裝置讀取指令代碼；主存儲裝置訪問總線，所述數(shù)據(jù)高速緩存裝置通過該總線訪問所述主存儲裝置，以及所述指令高速緩存裝置通過該總線從所述主存儲裝置讀取指令代碼。本發(fā)明裝置通過以下方式來實施的，如圖2、圖5、圖6所示首先，如圖2所示，所述指令高速緩存裝置通過主存儲裝置訪問總線從所述主存儲裝置中提前獲得需要執(zhí)行的指令代碼，同時所述數(shù)據(jù)高速緩存裝置通過主存儲裝置訪問總線從所述主存儲裝置中提前獲得需要的數(shù)據(jù)；然后，所述多核處理器陣列裝置通過高速緩存裝置訪問總線分別從所述指令高速緩存裝置和所述數(shù)據(jù)高速緩存裝置中讀取指令代碼和數(shù)據(jù)，處理器核1 (如圖6所示)根據(jù)讀取的指令代碼對數(shù)據(jù)進行計算，并通過中間數(shù)據(jù)緩存陣列裝置訪問總線將中間計算數(shù)據(jù)寫入所述中間數(shù)據(jù)緩存陣列裝置中中間數(shù)據(jù)緩存塊1中(如圖5所示)；接著，所述多核處理器陣列裝置中處理器核2 (如圖6所示)通過中間數(shù)據(jù)緩存陣列裝置訪問總線從所述中間數(shù)據(jù)緩存陣列裝置中中間數(shù)據(jù)緩存塊1讀取下一次運算所需數(shù)據(jù)，同時通過高速緩存裝置訪問總線從所述指令高速緩存裝置讀取下一次運算所需指令代碼，根據(jù)獲取的指令代碼對數(shù)據(jù)繼續(xù)計算，將中間計算數(shù)據(jù)寫入所述中間數(shù)據(jù)緩存陣列裝置中中間數(shù)據(jù)緩存塊2中；接下來，所述多核處理器陣列裝置中處理器核3通過中間數(shù)據(jù)緩存陣列裝置訪問總線從所述中間數(shù)據(jù)緩存陣列裝置中中間數(shù)據(jù)緩存塊2讀取下一次運算所需數(shù)據(jù)，同時通過高速緩存裝置訪問總線從所述指令高速緩存裝置讀取下一次運算所需指令代碼，根據(jù)獲取的指令代碼對數(shù)據(jù)繼續(xù)計算，將中間計算數(shù)據(jù)寫入所述中間數(shù)據(jù)緩存陣列裝置中中間數(shù)據(jù)緩存塊3中；如此循環(huán)，直至計算出最終結(jié)果數(shù)據(jù)，并將最終結(jié)果數(shù)據(jù)通過高速緩存裝置訪問總線寫入所述數(shù)據(jù)高速緩存裝置；最后，所述數(shù)據(jù)高速緩存裝置通過主存儲裝置訪問總線將最終結(jié)果數(shù)據(jù)寫回所述主存儲裝置中。相較于傳統(tǒng)的多核處理器存儲系統(tǒng)，從兩者的總體流程可以明顯看出，本發(fā)明的多核處理器存儲系統(tǒng)裝置，省去了將中間計算數(shù)據(jù)寫回主存儲裝置的過程，也省去了再次讀取主存儲裝置的過程，顯著提高了存取的效率。舉例說明本發(fā)明的多核處理器存儲裝置的的操作方法，如圖1所示包括以下步驟步驟1 高速緩存裝置讀取主存儲裝置中指令代碼和數(shù)據(jù)；提前將所需的指令代碼通過主存儲裝置訪問總線從主存儲裝置中讀取到指令高速緩存裝置中，提前將所需的數(shù)據(jù)通過主存儲裝置訪問總線從主存儲裝置中讀取到數(shù)據(jù)高速緩存裝置中；步驟2 多核處理器陣列裝置讀取高速緩存裝置中指令代碼和數(shù)據(jù)；在多核處理器陣列裝置(如圖6)內(nèi)部包括多個處理器核，每個處理器核為單個處理器單元；處理器核1通過高速緩存裝置訪問總線分別從指令高速緩存裝置中讀取需要的指令代碼，從數(shù)據(jù)高速緩存裝置中讀取需要的數(shù)據(jù)；步驟3 多核處理器陣列裝置執(zhí)行計算；步驟3. 1，計算出的中間數(shù)據(jù)，快速寫入中間數(shù)據(jù)緩存陣列裝置中； 處理器核1執(zhí)行計算后，假定計算得出中間數(shù)據(jù)X，將中間數(shù)據(jù)X通過中間數(shù)據(jù)緩存陣列裝置訪問總線寫入中間數(shù)據(jù)緩存陣列裝置中，在中間數(shù)據(jù)緩存陣列裝置(如圖5)內(nèi)部包括多個中間數(shù)據(jù)緩存塊，因此中間數(shù)據(jù)X通過中間數(shù)據(jù)緩存陣列裝置訪問總線寫入中間數(shù)據(jù)緩存塊1 ；步驟3. 2，處理器核2通過高速緩存裝置訪問總線從指令高速緩存裝置中讀取再次計算需要的指令代碼，同時通過中間數(shù)據(jù)緩存陣列裝置訪問總線從中間數(shù)據(jù)緩存塊1中讀取到中間數(shù)據(jù)X，并使用X繼續(xù)計算，得到數(shù)據(jù)Y ；步驟4 處理器核2通過高速緩存裝置訪問總線從指令高速緩存裝置中讀取到終止計算的指令代碼，則把數(shù)據(jù)Y作為最終結(jié)果數(shù)據(jù)，寫入到數(shù)據(jù)高速緩存裝置中；處理器核2將最終結(jié)果數(shù)據(jù)Y通過高速緩存裝置訪問總線寫入到數(shù)據(jù)高速緩存裝置中；步驟5，高速緩存裝置將最終結(jié)果數(shù)據(jù)寫入到主存儲裝置中；
數(shù)據(jù)高速緩存裝置再將最終結(jié)果數(shù)據(jù)Y通過主存儲裝置訪問總線寫回到主存儲裝置中。
權利要求
1.一種多核處理器存儲系統(tǒng)裝置，其特征在于包括主存儲裝置，高速緩存裝置，中間數(shù)據(jù)緩存陣列裝置，總線裝置，多核處理器陣列裝置，其中主存儲裝置，高速緩存裝置，多核處理器陣列裝置，中間數(shù)據(jù)緩存陣列裝置依次通過總線裝置連接。
2.根據(jù)權利要求1所述的多核處理器存儲系統(tǒng)裝置，其中， 所述主存儲裝置，用來存儲指令代碼和數(shù)據(jù)；所述高速緩存裝置包括指令高速緩存裝置和數(shù)據(jù)高速緩存裝置，所述指令高速緩存裝置從主存儲裝置中讀取指令代碼并緩存；所述數(shù)據(jù)高速緩存裝置從主存儲裝置中讀取數(shù)據(jù)并緩存，接收多核處理器陣列裝置輸出的結(jié)果數(shù)據(jù)并緩存，同時將結(jié)果數(shù)據(jù)寫回到主存儲裝置中；所述中間數(shù)據(jù)緩存陣列裝置，緩存多核處理器陣列裝置在計算過程中的中間數(shù)據(jù)； 所述多核處理器陣列裝置，從所述指令高速緩存裝置讀取指令代碼，從所述數(shù)據(jù)高速緩存裝置讀取數(shù)據(jù)，執(zhí)行指令代碼進行數(shù)據(jù)計算，并且使用所述中間數(shù)據(jù)緩存陣列，寫入或者讀取中間計算數(shù)據(jù)；所述總線裝置包括中間數(shù)據(jù)緩存陣列裝置訪問總線、高速緩存裝置訪問總線、主存儲裝置訪問總線。
3.根據(jù)權利要求2所述的多核處理器存儲系統(tǒng)裝置，其中，所述的中間數(shù)據(jù)緩存陣列裝置訪問總線，所述多核處理器陣列裝置通過該總線訪問中間數(shù)據(jù)緩存塊；所述的高速緩存裝置訪問總線，所述多核處理器陣列裝置通過該總線訪問所述數(shù)據(jù)高速緩存裝置，以及通過該總線所述指令高速緩存裝置讀取指令代碼；所述的主存儲裝置訪問總線，所述數(shù)據(jù)高速緩存裝置通過該總線訪問所述主存儲裝置，以及所述指令高速緩存裝置通過該總線從所述主存儲裝置讀取指令代碼。
4.根據(jù)權利要求2所述的多核處理器存儲系統(tǒng)裝置，其中，所述的中間數(shù)據(jù)緩存陣列裝置包括多個中間數(shù)據(jù)緩存塊，所述中間數(shù)據(jù)緩存塊是用于存儲中間數(shù)據(jù)的存儲器。
5.根據(jù)權利要求2所述的多核處理器存儲系統(tǒng)裝置，其中，所述的多核處理器陣列裝置包括多個處理器核，其每個處理器核為單個處理器單元。
6.一種多核處理器存儲方法，其特征在于，所述的多核處理器存儲方法包括以下步驟步驟1 高速緩存裝置讀取主存儲裝置中指令代碼和數(shù)據(jù)； 步驟2 多核處理器陣列讀取高速緩存裝置中指令代碼和數(shù)據(jù)； 步驟3 多核處理器陣列執(zhí)行計算； 步驟4 計算結(jié)果數(shù)據(jù)寫入到數(shù)據(jù)高速緩存裝置中； 步驟5，高速緩存裝置將最終結(jié)果數(shù)據(jù)寫回到主存儲裝置中。
7.根據(jù)權利要求6所述的多核處理器存儲方法，其中，所述的步驟1中，所述高速緩存裝置為指令高速緩存裝置和數(shù)據(jù)高速緩存裝置，其進一步包含步驟；步驟1.1，提前將所需的指令代碼從主存儲裝置中讀取到指令高速緩存裝置中； 步驟1. 2，提前將所需的數(shù)據(jù)從主存儲裝置中讀取到數(shù)據(jù)高速緩存裝置中。
8.根據(jù)權利要求6所述的多核處理器存儲方法，其中，所述的步驟2進一步包含步驟 步驟2. 1，多核處理器陣列裝置從指令高速緩存裝置中快速的讀取指令代碼；步驟2. 2，當多核處理器陣列裝置需要使用主存儲裝置中數(shù)據(jù)時，從數(shù)據(jù)高速緩存裝置中快速的讀取數(shù)據(jù)。
9.根據(jù)權利要求6所述的多核處理器存儲方法，其中，所述的的步驟3，多核處理器陣列裝置執(zhí)行計算時，包含以下步驟步驟3. 1，計算出的中間數(shù)據(jù)，快速寫入中間數(shù)據(jù)緩存陣列裝置中；步驟3. 2，多核處理器陣列裝置從中間數(shù)據(jù)緩存陣列裝置中讀取再次計算所需的中間數(shù)據(jù)，同時從指令高速緩存裝置讀取指令代碼，繼續(xù)執(zhí)行計算，如果計算得到最終結(jié)果數(shù)據(jù)，則結(jié)束計算，進入步驟4，否則返回步驟3. 1，將計算所得數(shù)據(jù)作為中間數(shù)據(jù)快速寫入中間數(shù)據(jù)緩存陣列裝置，然后再次執(zhí)行步驟3. 2。
10.根據(jù)權利要求6所述的多核處理器存儲方法，其中，所述的步驟2中，所述的多核處理器陣列裝置包括多個處理器核，每個處理器核為單個處理器單元；所述的步驟3. 1中，所述的中間數(shù)據(jù)緩存陣列裝置包括多個中間數(shù)據(jù)緩存塊；中間數(shù)據(jù)通過中間數(shù)據(jù)緩存陣列裝置訪問總線寫入中間數(shù)據(jù)緩存塊中。
全文摘要
多核處理器存儲系統(tǒng)裝置，作為多核處理器體系結(jié)構(gòu)的一個組成部分，在處理器體系的運行過程中，完成指令利數(shù)據(jù)的快速存取操作。所述存儲系統(tǒng)裝置包括主存儲裝置，用來存儲指令代碼和數(shù)據(jù)；指令高速緩存裝置，該裝置從主存儲裝置中讀取指令代碼并緩存；數(shù)據(jù)高速緩存裝置，該裝置從主存儲裝置中讀取數(shù)據(jù)并緩存，接收多核處理器陣列裝置輸出的結(jié)果數(shù)據(jù)并緩存，同時將結(jié)果數(shù)據(jù)寫回到主存儲裝置中；中間數(shù)據(jù)緩存陣列裝置，緩存多核處理器陣列裝置在計算過程中的中間數(shù)據(jù)；多核處理器陣列裝置，從指令高速緩存裝置讀取指令代碼，從數(shù)據(jù)高速緩存裝置讀取數(shù)據(jù)，執(zhí)行指令代碼進行數(shù)據(jù)計算，并且使用中間數(shù)據(jù)緩存陣列，寫入或者讀取中間計算數(shù)據(jù)。
文檔編號G06F15/80GK102375801SQ201110242698
公開日2012年3月14日 申請日期2011年8月23日 優(yōu)先權日2011年8月23日
發(fā)明者孫瑞琛 申請人:孫瑞琛