專(zhuān)利名稱(chēng)：對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及65納米集成電路制造工藝和版圖設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及一種對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法。
背景技術(shù)：
標(biāo)準(zhǔn)單元庫(kù)是LSI/VLSI自動(dòng)化設(shè)計(jì)的必要條件，從前端功能仿真到后端版圖實(shí)現(xiàn)支撐著整個(gè)自動(dòng)化設(shè)計(jì)流程。當(dāng)集成電路的特征尺寸降到65納米的時(shí)候，IC制造技術(shù)遇到了空前的挑戰(zhàn)，由于設(shè)計(jì)規(guī)模越來(lái)越大，復(fù)雜度越來(lái)越高?？芍圃煨砸呀?jīng)成為了集成電路設(shè)計(jì)的一個(gè)重要考慮因素，從現(xiàn)有的設(shè)計(jì)流程來(lái)說(shuō)，65納米標(biāo)準(zhǔn)單元的設(shè)計(jì)技術(shù)也面臨重大挑戰(zhàn)。對(duì)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行針對(duì)可制造性?xún)?yōu)化是一個(gè)最關(guān)鍵的步驟。傳統(tǒng)標(biāo)準(zhǔn)單元庫(kù)的建立原則是希望選擇盡可能豐富的單元類(lèi)型，使得電路綜合工具在綜合過(guò)程中有更多的選擇，實(shí)現(xiàn)以最小的代價(jià)滿(mǎn)足速度、功耗和面積等各種約束條件。 但是，這樣的標(biāo)準(zhǔn)單元庫(kù)使得納米加工時(shí)圖形數(shù)據(jù)樣式繁瑣，數(shù)據(jù)處理量巨大，不利于電路光刻，使可制造性問(wèn)題面臨更加復(fù)雜的挑戰(zhàn)，直接影響生產(chǎn)的效率。實(shí)際上，在含有400個(gè)單元以上的標(biāo)準(zhǔn)單元庫(kù)中，并非每個(gè)單元對(duì)于邏輯功能的實(shí)現(xiàn)都是必需的。一般來(lái)說(shuō)，高驅(qū)動(dòng)能力的單元是為了滿(mǎn)足緊張的時(shí)序要求，而多輸入單元?jiǎng)t是為了降低面積。對(duì)于功耗，標(biāo)準(zhǔn)單元庫(kù)中一般對(duì)每個(gè)單元都設(shè)計(jì)有低功耗類(lèi)型，這種單元的驅(qū)動(dòng)能力一般是最小的，而且對(duì)于這種單元的使用有一定的技巧，在沒(méi)有專(zhuān)門(mén)的低功耗設(shè)計(jì)要求情況下一般是不使用的。而業(yè)界的一致看法是，幾百萬(wàn)門(mén)以下規(guī)模的設(shè)計(jì)是不需要低功耗設(shè)計(jì)的，因此低功耗單元的使用率較低。而一個(gè)標(biāo)準(zhǔn)單元庫(kù)必須包括哪些單元并沒(méi)有一個(gè)確定的標(biāo)準(zhǔn)，都是靠經(jīng)驗(yàn)來(lái)設(shè)計(jì)的，大多數(shù)單元的功能都可以用基本單元來(lái)實(shí)現(xiàn)。因此，當(dāng)一個(gè)標(biāo)準(zhǔn)單元庫(kù)的規(guī)?？s小到一定程度時(shí)，其在速度，功耗，面積方面依然是可以接受的，這樣就會(huì)簡(jiǎn)化可制造性問(wèn)題，減少數(shù)據(jù)處理量，很大程度的提高了生產(chǎn)效率。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問(wèn)題為了解決現(xiàn)有技術(shù)中先進(jìn)ASIC數(shù)字電路的設(shè)計(jì)和可制造性問(wèn)題，本發(fā)明提供一種對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法。( 二 )技術(shù)方案為了達(dá)到上述目的，本發(fā)明采用的技術(shù)方案為一種對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，該方法包括選擇實(shí)現(xiàn)所需電路功能的基本單元，該基本單元至少包括反相器、緩沖器、基本門(mén)單元、混合門(mén)單元、運(yùn)算單元和時(shí)序單元；在精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中增加延遲單元、上拉/下拉單元、填充單元、電容填充單元、襯底鏈接以及天線(xiàn)效應(yīng)抑制單元；采用邏輯分解方式選擇多輸入邏輯；以及采用驅(qū)動(dòng)分解方式實(shí)現(xiàn)多驅(qū)動(dòng)能力。上述方案中，所述選擇實(shí)現(xiàn)所需電路功能的基本單元的步驟，是在確保能實(shí)現(xiàn)所需電路功能的要求下選擇需要的基本單元，通過(guò)對(duì)這些基本單元進(jìn)行適當(dāng)邏輯組合，能夠遍歷所有的復(fù)雜邏輯。上述方案中，所述延遲單元、上拉/下拉單元、填充單元、電容填充單元、襯底鏈接以及天線(xiàn)效應(yīng)抑制單元，是用于滿(mǎn)足前后端的設(shè)計(jì)需求，保證精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中必須實(shí)現(xiàn)的功能而在精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中增加的功能單元。上述方案中，所述采用邏輯分解方式選擇多輸入邏輯的步驟中，對(duì)于4輸入邏輯采用由兩個(gè)2輸入邏輯實(shí)現(xiàn)，或者采用1個(gè)3輸入邏輯和一個(gè)1輸入邏輯實(shí)現(xiàn)。上述方案中，所述采用邏輯分解方式選擇多輸入邏輯的步驟中，對(duì)于5輸入邏輯采用由一個(gè)2輸入邏輯和一個(gè)3輸入邏輯實(shí)現(xiàn)。上述方案中，所述采用驅(qū)動(dòng)分解方式實(shí)現(xiàn)多驅(qū)動(dòng)能力的步驟中，對(duì)于反相器和緩沖器，單獨(dú)設(shè)計(jì)了 X4、X8和X16，以緩解時(shí)序的緊張；對(duì)于其他邏輯功能的更高驅(qū)動(dòng)實(shí)現(xiàn)，采用將現(xiàn)有邏輯并聯(lián)或者級(jí)聯(lián)的方式來(lái)實(shí)現(xiàn)高驅(qū)動(dòng)邏輯。(三)有益效果與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案產(chǎn)生的有益效果為1、本發(fā)明通過(guò)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)數(shù)量，采用盡可能少的、真正需要的單元來(lái)實(shí)現(xiàn)標(biāo)準(zhǔn)單元庫(kù)的搭建，減少了版形形狀的個(gè)數(shù)，有利于光刻友好，使可分辨率增強(qiáng)，提高了電路的可制造性。2、本發(fā)明運(yùn)用和傳統(tǒng)標(biāo)準(zhǔn)單元庫(kù)相反的思路，采用盡可能少的、頻繁需要的單元來(lái)實(shí)現(xiàn)盡可能復(fù)雜的邏輯，從而在電路的性能和實(shí)現(xiàn)復(fù)雜度上面做折中，減少了版形形狀的個(gè)數(shù)，有利于光刻友好，使可分辨率增強(qiáng)，提高了電路的可制造性和實(shí)現(xiàn)的高效性， 又在一定程度上保證了電路的性能。


圖1為依照本發(fā)明實(shí)施例的優(yōu)化精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)的方法流程圖；圖2為依照本發(fā)明實(shí)施例的65納米精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)單元列表的示意圖；圖3為依照本發(fā)明實(shí)施例的驅(qū)動(dòng)分解方式實(shí)現(xiàn)多驅(qū)動(dòng)能力的示意圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明是在保證電路性能的情況下，將標(biāo)準(zhǔn)單元庫(kù)所包含的單元種類(lèi)降到一個(gè)臨界數(shù)值，即采用盡可能少的、頻繁需要的單元來(lái)盡可能遍歷所有的復(fù)雜邏輯，從而實(shí)現(xiàn)單元庫(kù)的精簡(jiǎn)，簡(jiǎn)化可制造性問(wèn)題。本發(fā)明提供的對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，包括選擇實(shí)現(xiàn)所需電路功能的基本單元，該基本單元至少包括反相器、緩沖器、基本門(mén)單元、混合門(mén)單元、運(yùn)算單元和時(shí)序單元；在精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中增加延遲單元、上拉/下拉單元、填充單元、電容填充單元、襯底鏈接以及天線(xiàn)效應(yīng)抑制單元；采用邏輯分解方式選擇多輸入邏輯；以及采用驅(qū)動(dòng)分解方式實(shí)現(xiàn)多驅(qū)動(dòng)能力。傳統(tǒng)的標(biāo)準(zhǔn)單元庫(kù)包含上百個(gè)單元，然而，很多單元在電路綜合時(shí)對(duì)電路的性能影響不大。但是，例如反相器，與非門(mén)，或非門(mén)等基本單元?jiǎng)t經(jīng)常被用到，是構(gòu)建電路的基本必須單元。更復(fù)雜的單元譬如8輸入加分器等很少被使用。電路的性能不會(huì)因?yàn)檫@些單元的減少而有所下降。由于這些復(fù)雜單元使用率很低，真正需要時(shí)，本發(fā)明可以用基本的簡(jiǎn)單的單元來(lái)構(gòu)建，不論是在電路面積，功耗還是時(shí)序方面，這樣相對(duì)于完整標(biāo)準(zhǔn)單元庫(kù)雖然有損失，但是損失集中在5% -10%這個(gè)范圍內(nèi)，這個(gè)范圍內(nèi)的損失在標(biāo)準(zhǔn)單元區(qū)域內(nèi)是完全可以接受的。由于特征尺寸的減小，為了降低可制造性的難度，本發(fā)明期望使用盡可能少種類(lèi)的邏輯單元來(lái)實(shí)現(xiàn)電路功能。要想達(dá)到這一目標(biāo)，必須采用一定的方法選擇標(biāo)準(zhǔn)單元。本發(fā)明提供的對(duì)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，運(yùn)用了與傳統(tǒng)標(biāo)準(zhǔn)單元庫(kù)相反的思路，選擇頻繁需要的單元來(lái)實(shí)現(xiàn)盡可能復(fù)雜的邏輯，具體包括以下步驟首先，在確保能實(shí)現(xiàn)所有所需電路功能的要求下，選擇需要的最基本單元，比如反相器，緩沖器，基本門(mén)單元，混合門(mén)單元，運(yùn)算單元和時(shí)序單元，通過(guò)這些單元的適當(dāng)邏輯組合盡可能遍歷所有的復(fù)雜邏輯。其次，隨著集成電路特征尺寸的日益縮小，65納米節(jié)點(diǎn)出現(xiàn)了特殊工藝可制造性問(wèn)題，作為一個(gè)實(shí)用的標(biāo)準(zhǔn)單元庫(kù)，必須完整的考慮前后端的設(shè)計(jì)需求，因此本發(fā)明引進(jìn)多種特殊單元，譬如延遲單元，上拉/下拉單元，填充單元，電容填充單元，襯底鏈接以及天線(xiàn)效應(yīng)抑制單元，以保證精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中必須實(shí)現(xiàn)的功能。第三，采用邏輯分解方式(Decomposition)選擇多輸入邏輯。例如，4輸入邏輯可以由兩個(gè)2輸入邏輯或者1個(gè)3輸入邏輯和一個(gè)1輸入邏輯實(shí)現(xiàn)，5輸入邏輯可以由一個(gè)2 輸入邏輯和一個(gè)3輸入邏輯實(shí)現(xiàn)，所以，對(duì)于像4輸入和5輸入這樣的多輸入邏輯在單元庫(kù)中所起的作用更多的是面積方面的優(yōu)化，而門(mén)延遲實(shí)際是和輸入數(shù)目的平方成正比的，因此，高輸入邏輯門(mén)對(duì)于延遲優(yōu)化一般是起負(fù)作用的。而上述的邏輯分解方式還是十分有效的，不會(huì)引入太多的面積損失。第四，采用驅(qū)動(dòng)分解方式實(shí)現(xiàn)多驅(qū)動(dòng)能力，為了在不過(guò)多增加單元種類(lèi)的情況下解決驅(qū)動(dòng)能力的問(wèn)題，本發(fā)明采取如下方案對(duì)于反相器和緩沖器，本發(fā)明單獨(dú)設(shè)計(jì)了 X4、 X8和X16，其目的是緩解時(shí)序的緊張，對(duì)于其他邏輯功能的更高驅(qū)動(dòng)實(shí)現(xiàn)，本發(fā)明依然本著盡量不增加單元種類(lèi)的原則，本發(fā)明采用將現(xiàn)有邏輯并聯(lián)或者級(jí)聯(lián)的方式來(lái)實(shí)現(xiàn)高驅(qū)動(dòng)邏輯，這種方式會(huì)引入一定得附加延遲，但是會(huì)大大改善輸出信號(hào)的渡越時(shí)間。而門(mén)延遲實(shí)際是和輸出負(fù)載以及輸入信號(hào)的渡越時(shí)間都有關(guān)系的，標(biāo)準(zhǔn)單元庫(kù)為EDA綜合工具做的.lib 文件中的單元延遲信息正是按照輸入信號(hào)渡越時(shí)間和輸出負(fù)載兩項(xiàng)指標(biāo)而做出的查找表。 所以，對(duì)于是否應(yīng)當(dāng)級(jí)聯(lián)高驅(qū)動(dòng)能力反相器和緩沖器應(yīng)當(dāng)由綜合工具來(lái)決定。本發(fā)明提供的優(yōu)化精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)單元的方法，所述精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)應(yīng)包含組合邏輯單元、時(shí)序邏輯單元和特殊應(yīng)用單元，采用邏輯分解方式(Decomposition)選擇多輸入邏輯，采用驅(qū)動(dòng)分解方式實(shí)現(xiàn)多驅(qū)動(dòng)能力。其中，通過(guò)組合邏輯單元、時(shí)序邏輯單元和特殊應(yīng)用單元適當(dāng)?shù)慕M合遍歷整個(gè)設(shè)計(jì)單元，并有效地支持65納米特殊工藝電路可制造性設(shè)計(jì)。該方法減少了版形形狀的個(gè)數(shù)，有利于光刻友好，使可分辨率增強(qiáng)，提高了電路的可制造性和實(shí)現(xiàn)的高效性。參見(jiàn)圖1，圖1為依照本發(fā)明實(shí)施例的優(yōu)化精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)的方法流程圖，該方法首先分析標(biāo)準(zhǔn)單元庫(kù)基本單元的選擇原則，并以典型工藝廠商的65納米SPICE MODEL和 DFM工藝文件及其他工藝文件為基礎(chǔ)進(jìn)行標(biāo)準(zhǔn)單元的設(shè)計(jì)。在保證電路性能的情況下，將標(biāo)準(zhǔn)單元庫(kù)所包含的單元種類(lèi)降到一個(gè)臨界數(shù)值，即采用盡可能少的、頻繁需要的單元來(lái)盡可能遍歷所有的復(fù)雜邏輯。從而實(shí)現(xiàn)單元庫(kù)的精簡(jiǎn)，簡(jiǎn)化可制造性問(wèn)題。對(duì)于精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)單元的選擇，反相器、緩沖器、與非門(mén)、或非門(mén)、異或門(mén)、觸發(fā)器和鎖存器在電路設(shè)計(jì)過(guò)程中經(jīng)常被用到，是基本的必須單元，必須納入標(biāo)準(zhǔn)單元庫(kù)內(nèi)，如圖2所示。對(duì)于某些復(fù)雜的單元在電路設(shè)計(jì)時(shí)很少被使用，在電路綜合時(shí)對(duì)電路的性能影響不大，電路的性能不會(huì)因?yàn)檫@些單元的減少而有所下降。當(dāng)真正需要它們時(shí)，本發(fā)明用基本的簡(jiǎn)單單元來(lái)構(gòu)建，不論是在電路面積，功耗還是時(shí)序方面，這樣相對(duì)于完整標(biāo)準(zhǔn)單元庫(kù)雖然有損失，但是損失集中在5% -10%這個(gè)范圍內(nèi)，這個(gè)范圍內(nèi)的損失在標(biāo)準(zhǔn)單元區(qū)域內(nèi)是完全可以接受的。對(duì)于多輸入邏輯，本發(fā)明采用邏輯分解方式(Decomposition)選擇。 例如，4輸入邏輯可以由兩個(gè)2輸入邏輯或者1個(gè)3輸入邏輯和一個(gè)1輸入邏輯實(shí)現(xiàn)，5輸入邏輯可以由一個(gè)2輸入邏輯和一個(gè)3輸入邏輯實(shí)現(xiàn)。上述的邏輯分解方式還是十分有效的，不會(huì)引入太多的面積損失。本次加入了基本的邏輯單元以便于進(jìn)行邏輯分解，單元種類(lèi)主要有異與非單元、異或非單元、選擇單元、與或非單元和或與非單元。并且這些單元基本都是2輸入和3輸入單元。本發(fā)明精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中針對(duì)反相器和緩沖器還設(shè)計(jì)了 X4、X8 和X16的驅(qū)動(dòng)單元，其目的是為了緩解時(shí)序的緊張。參見(jiàn)圖3，對(duì)于其他邏輯功能的更高驅(qū)動(dòng)實(shí)現(xiàn)，本發(fā)明依然本著盡量不增加單元種類(lèi)的原則，本發(fā)明采用將現(xiàn)有邏輯并聯(lián)或者級(jí)聯(lián)的方式來(lái)實(shí)現(xiàn)高驅(qū)動(dòng)邏輯，這種多驅(qū)動(dòng)能力分解方式雖然會(huì)引入一定得附加延遲，但是延遲完全在可接受的范圍內(nèi)。同時(shí)，因?yàn)樘卣鞒叽绲娜找婵s小，65納米節(jié)點(diǎn)出現(xiàn)了特殊工藝可制造性問(wèn)題，作為一個(gè)實(shí)用的標(biāo)準(zhǔn)單元庫(kù)，必須完整的考慮前后端的設(shè)計(jì)需求，因此本發(fā)明引進(jìn)多種特殊單元，譬如延遲單元，上拉/下拉單元，填充單元，電容填充單元，襯底鏈接以及天線(xiàn)效應(yīng)抑制單元，以保證精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中必須實(shí)現(xiàn)的功能。精簡(jiǎn)單元庫(kù)通過(guò)采用盡可能少的、頻繁需要的單元來(lái)實(shí)現(xiàn)盡可能復(fù)雜的邏輯，從而在電路的性能和實(shí)現(xiàn)復(fù)雜度上面做折中，減少了版形形狀的個(gè)數(shù)，有效地降低了光刻階段圖形處理的數(shù)量，有利于光刻友好，使可分辨率增強(qiáng)，提高了電路的可制造性，又在一定程度上保證了電路的性能。將本發(fā)明設(shè)計(jì)的精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)和傳統(tǒng)的標(biāo)準(zhǔn)單元庫(kù)應(yīng)用到多個(gè)基準(zhǔn)測(cè)試電路上，來(lái)綜合比較時(shí)序，面積和功耗性能。本發(fā)明發(fā)現(xiàn)，在電路延遲方面，本發(fā)明設(shè)計(jì)的精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)和完整的標(biāo)準(zhǔn)單元庫(kù)差距很小，基本控制在5%以?xún)?nèi)；在電路面積方面，精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)相對(duì)于完整標(biāo)準(zhǔn)單元庫(kù)的損失集中在5% -10%這個(gè)范圍內(nèi)；在功耗方面，精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)較之完整標(biāo)準(zhǔn)單元庫(kù)的損失基本都控制在了 5%以?xún)?nèi)。所以，本發(fā)明優(yōu)化的精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)具有一定得實(shí)用價(jià)值。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，其特征在于，該方法包括選擇實(shí)現(xiàn)所需電路功能的基本單元，該基本單元至少包括反相器、緩沖器、基本門(mén)單元、混合門(mén)單元、運(yùn)算單元和時(shí)序單元；在精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中增加延遲單元、上拉/下拉單元、填充單元、電容填充單元、襯底鏈接以及天線(xiàn)效應(yīng)抑制單元；采用邏輯分解方式選擇多輸入邏輯；以及采用驅(qū)動(dòng)分解方式實(shí)現(xiàn)多驅(qū)動(dòng)能力。
2.根據(jù)權(quán)利要求1所述的對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，其特征在于，所述選擇實(shí)現(xiàn)所需電路功能的基本單元的步驟，是在確保能實(shí)現(xiàn)所需電路功能的要求下選擇需要的基本單元，通過(guò)對(duì)這些基本單元進(jìn)行適當(dāng)邏輯組合，能夠遍歷所有的復(fù)雜邏輯。
3.根據(jù)權(quán)利要求1所述的對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，其特征在于，所述延遲單元、上拉/下拉單元、填充單元、電容填充單元、襯底鏈接以及天線(xiàn)效應(yīng)抑制單元，是用于滿(mǎn)足前后端的設(shè)計(jì)需求，保證精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中必須實(shí)現(xiàn)的功能而在精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中增加的功能單元。
4.根據(jù)權(quán)利要求1所述的對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，其特征在于，所述采用邏輯分解方式選擇多輸入邏輯的步驟中，對(duì)于4輸入邏輯采用由兩個(gè)2輸入邏輯實(shí)現(xiàn)，或者采用1個(gè)3輸入邏輯和一個(gè)1輸入邏輯實(shí)現(xiàn)。
5.根據(jù)權(quán)利要求1所述的對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，其特征在于，所述采用邏輯分解方式選擇多輸入邏輯的步驟中，對(duì)于5輸入邏輯采用由一個(gè)2輸入邏輯和一個(gè)3 輸入邏輯實(shí)現(xiàn)。
6.根據(jù)權(quán)利要求1所述的對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，其特征在于，所述采用驅(qū)動(dòng)分解方式實(shí)現(xiàn)多驅(qū)動(dòng)能力的步驟中，對(duì)于反相器和緩沖器，單獨(dú)設(shè)計(jì)了 X4、X8和X16， 以緩解時(shí)序的緊張；對(duì)于其他邏輯功能的更高驅(qū)動(dòng)實(shí)現(xiàn)，采用將現(xiàn)有邏輯并聯(lián)或者級(jí)聯(lián)的方式來(lái)實(shí)現(xiàn)高驅(qū)動(dòng)邏輯。
全文摘要
本發(fā)明公開(kāi)了一種對(duì)精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)進(jìn)行優(yōu)化的方法，該方法包括選擇實(shí)現(xiàn)所需電路功能的基本單元，該基本單元至少包括反相器、緩沖器、基本門(mén)單元、混合門(mén)單元、運(yùn)算單元和時(shí)序單元；在精簡(jiǎn)標(biāo)準(zhǔn)單元庫(kù)中增加延遲單元、上拉/下拉單元、填充單元、電容填充單元、襯底鏈接以及天線(xiàn)效應(yīng)抑制單元；采用邏輯分解方式選擇多輸入邏輯；以及采用驅(qū)動(dòng)分解方式實(shí)現(xiàn)多驅(qū)動(dòng)能力。本發(fā)明在電路的性能和實(shí)現(xiàn)復(fù)雜度上面做折中，減少了版形形狀的個(gè)數(shù)，有利于光刻友好，使可分辨率增強(qiáng)，提高了電路的可制造性和實(shí)現(xiàn)的高效性，又在一定程度上保證了電路的性能。
文檔編號(hào)G06F17/50GK102279899SQ20111008273
公開(kāi)日2011年12月14日 申請(qǐng)日期2011年4月1日 優(yōu)先權(quán)日2011年4月1日
發(fā)明者尹明會(huì), 羅海燕, 趙劼, 陳嵐 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所