專利名稱：一種高速圖像采集系統(tǒng)的緩存系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電子電路領(lǐng)域，尤其涉及一種高速圖像采集系統(tǒng)的緩存系統(tǒng)。
背景技術(shù)：
由于SDRAM具有大容量和高速度的優(yōu)點(diǎn)，目前許多嵌入式設(shè)備的大容量存儲(chǔ)器都采用SDRAM來實(shí)現(xiàn)，而且這些用SDRAM設(shè)計(jì)的存儲(chǔ)器大多都是用專用芯片完成其控制電路，這不但提高了成本，而且令系統(tǒng)的硬件電路變得復(fù)雜。

實(shí)用新型內(nèi)容為解決現(xiàn)有技術(shù)中大容量存儲(chǔ)器的成本偏高、系統(tǒng)硬件電路復(fù)雜的問題，本實(shí)用新型利用具有集成度高、可完成極其復(fù)雜的時(shí)序和組合邏輯電路功能、開發(fā)過程投資小、開發(fā)周期短、以及可方便地反復(fù)編程修改等優(yōu)點(diǎn)的FPGA來設(shè)計(jì)SDRAM的控制器，提供了一種高速圖像采集系統(tǒng)的緩存系統(tǒng)。本實(shí)用新型所提供的一種高速圖像采集系統(tǒng)的緩存系統(tǒng)，包括FPGA的緩存模塊， 還包括與所述FPGA的緩存模塊相連接的SDRAM。本實(shí)用新型做的進(jìn)一步工作是所述FPGA的緩存模塊包括輸入FIFO、控制器、 和輸出FIFO ；所述輸入FIFO與所述控制器之間用din數(shù)據(jù)線相連接；所述控制器與所述 SDRAM之間用cs控制和狀態(tài)連接線以及dq雙向數(shù)據(jù)線相連接；所述輸出FIFO與所述控制器之間用dout數(shù)據(jù)線相連接。本實(shí)用新型做的進(jìn)一步工作是所述控制器包括數(shù)據(jù)控制器和SDRAM控制器；所述數(shù)據(jù)控制器與所述輸入FIFO之間用所述din數(shù)據(jù)線相連接；所述數(shù)據(jù)控制器與所述輸出 FIFO之間用所述dout數(shù)據(jù)線相連接；所述數(shù)據(jù)控制器與所述SDRAM控制器之間用cc控制和狀態(tài)連接線相連接；所述數(shù)據(jù)控制器與所述SDRAM之間用所述dq雙向數(shù)據(jù)線相連接；所述SDRAM控制器與所述SDRAM之間用所述cs控制和狀態(tài)連接線相連接。本實(shí)用新型做的進(jìn)一步工作是所述cc控制和狀態(tài)連接線包括elk時(shí)鐘線、cmd 命令控制線、ready狀態(tài)線、addr地址線、以及dm數(shù)據(jù)掩碼線；所述cs控制和狀態(tài)連接線包括sclk時(shí)鐘線、scmd命令控制線、saddr地址線、以及dqm數(shù)據(jù)掩碼線。本實(shí)用新型做的進(jìn)一步工作是所述輸入FIFO上設(shè)置有fin_Wr信號(hào)端，還設(shè)置有 fin_rd信號(hào)端；所述輸出FIFO上設(shè)置有fout_wr信號(hào)端，還設(shè)置有f0ut_rd信號(hào)端。本實(shí)用新型做的進(jìn)一步工作是所述cc控制和狀態(tài)連接線還包括Wr_en寫使能信號(hào)線和rd_en讀使能信號(hào)線。相對(duì)于現(xiàn)有技術(shù)，本實(shí)用新型中的高速圖像采集系統(tǒng)的緩存系統(tǒng)，采用具有開發(fā)過程投資小、開發(fā)周期短、以及可方便地反復(fù)編程修改等優(yōu)點(diǎn)的FPGA來設(shè)計(jì)SDRAM的控制器，很好的降低了成本，另外通過對(duì)FPGA內(nèi)部邏輯的合理編輯應(yīng)用完成了高速圖像采集系統(tǒng)的緩存系統(tǒng)中的SDRAM所需的極其復(fù)雜的時(shí)序和組合邏輯的設(shè)計(jì)。
圖1是本實(shí)用新型高速圖像采集系統(tǒng)的緩存系統(tǒng)的結(jié)構(gòu)組成以及工作邏輯圖。圖2是讀取SDRAM的數(shù)據(jù)的時(shí)序示意圖。圖3是讀取SDRAM的數(shù)據(jù)時(shí)SDRAM控制器的控制命令時(shí)序示意圖。圖4是寫入SDRAM的數(shù)據(jù)的時(shí)序示意圖。圖5是寫入SDRAM的數(shù)據(jù)時(shí)SDRAM控制器的控制命令時(shí)序示意圖。
具體實(shí)施方式

以下結(jié)合附圖說明及具體實(shí)施方式
對(duì)本實(shí)用新型進(jìn)一步說明。如圖1所示，本實(shí)用新型中的高速圖像采集系統(tǒng)的緩存系統(tǒng)包括FPGA的緩存模塊 1，還包括與FPGA的緩存模塊1相連接的SDRAM 2。FPGA的緩存模塊1包括輸入FIFO 11、控制器12、和輸出FIFO 13 ；輸入FIFO 11 與控制器12之間用din數(shù)據(jù)線相連接，該din數(shù)據(jù)線能使數(shù)據(jù)(用din表示該數(shù)據(jù))從輸入 FIFO 11單向傳輸?shù)娇刂破?2 ；控制器12與SDRAM 2之間用cs控制和狀態(tài)連接線以及dq 雙向數(shù)據(jù)線相連接，該cs控制和狀態(tài)連接線能使系統(tǒng)對(duì)SDRAM 2設(shè)置的控制信息或狀態(tài)信息(包括時(shí)鐘信號(hào)、命令控制信號(hào)、讀寫地址信號(hào)、狀態(tài)參數(shù)信號(hào)等)從控制器12單向傳輸?shù)絊DRAM 2，而dq雙向數(shù)據(jù)線能使控制器12和SDRAM 2之間的數(shù)據(jù)(用dq表示該數(shù)據(jù))雙向傳輸；輸出FIFO 13與控制器12之間用dout數(shù)據(jù)線相連接，該dout數(shù)據(jù)線能使數(shù)據(jù)(用 dout表示該數(shù)據(jù))從控制器12單向傳輸?shù)捷敵鯢IFO 13?？刂破?2包括數(shù)據(jù)控制器121和SDRAM控制器122 ；數(shù)據(jù)控制器121與輸入FIFO 11之間用din數(shù)據(jù)線相連接；數(shù)據(jù)控制器121與輸出FIFO 13之間用dout數(shù)據(jù)線相連接； 數(shù)據(jù)控制器121與SDRAM控制器122之間用cc控制和狀態(tài)連接線相連接；數(shù)據(jù)控制器121 與SDRAM 2之間用dq雙向數(shù)據(jù)線相連接；SDRAM控制器122與SDRAM 2之間用cs控制和狀態(tài)連接線相連接；系統(tǒng)對(duì)SDRAM 2設(shè)置的控制信息或狀態(tài)信息(包括時(shí)鐘信號(hào)、命令控制信號(hào)、讀寫地址信號(hào)、狀態(tài)參數(shù)信號(hào)等)需先通過該cc控制和狀態(tài)連接線從數(shù)據(jù)控制器121傳輸?shù)絊DRAM控制器122，然后通過cs控制和狀態(tài)連接線從SDRAM控制器122傳輸?shù)絊DRAM 2 ；而數(shù)據(jù)不需要經(jīng)過SDRAM控制器122、可以直接在數(shù)據(jù)控制器121和SDRAM 2之間直接傳輸。cc控制和狀態(tài)連接線包括elk時(shí)鐘線、cmd命令控制線、ready狀態(tài)線、addr地址線、以及dm數(shù)據(jù)掩碼線，它們分別傳輸系統(tǒng)的時(shí)鐘信號(hào)(用elk表示該信號(hào))、系統(tǒng)的譯碼指令信號(hào)(用cmd表示該信號(hào))、SDRAM 2的狀態(tài)信號(hào)(用ready表示該信號(hào))、讀或?qū)懙刂沸盘?hào) (用addr表示該信號(hào))、以及數(shù)據(jù)掩碼信號(hào)(用dm表示該信號(hào));而cs控制和狀態(tài)連接線包括sclk時(shí)鐘線、scmd命令控制線、saddr地址線、以及dqm數(shù)據(jù)掩碼線，它們分別傳輸系統(tǒng)的時(shí)鐘信號(hào)(用sclk表示該信號(hào))、命令控制信號(hào)(用scmd表示該信號(hào)、讀或?qū)懙刂沸盘?hào)(用 saddr表示該信號(hào))、以及數(shù)據(jù)掩碼信號(hào)(用dqm表示該信號(hào))。輸入FIFO 11上設(shè)置有fin_wr信號(hào)端，還設(shè)置有fin_rd信號(hào)端，當(dāng)從fin_wr信號(hào)端讀出的寫使能信號(hào)有效(即fin_wr= ‘1’)，則數(shù)據(jù)從高速圖像采集系統(tǒng)中的圖像傳感器寫入輸入FIFO 11，當(dāng)從fin_rd信號(hào)端讀出的讀使能信號(hào)有效(即fin_rd= ‘1，)，則開始從輸入FIFO 11讀出數(shù)據(jù)并通過數(shù)據(jù)控制器121把數(shù)據(jù)寫入SDRAM 2 ；輸出FIFO 13上設(shè)置有fout_Wr信號(hào)端，還設(shè)置有f0ut_rd信號(hào)端，當(dāng)從fout_Wr信號(hào)端讀出的寫使能信號(hào)有效(即fout_wr= ‘1，)，SDRAM中的數(shù)據(jù)被讀出、并經(jīng)數(shù)據(jù)控制器121寫入輸出FIFO 13，當(dāng)從f0Ut_rd信號(hào)端讀出的讀使能信號(hào)有效(即f0ut_rd= ‘1，)，輸出FIFO 13的數(shù)據(jù)被讀出并經(jīng)高速圖像采集系統(tǒng)中的USB接口傳輸?shù)礁咚賵D像采集系統(tǒng)中的USB控制器。cc控制和狀態(tài)連接線還包括Wr_en寫使能信號(hào)線和rd_en讀使能信號(hào)線；如果寫使能信號(hào)有效(Wr_en= ‘1’)，執(zhí)行寫操作，數(shù)據(jù)從輸入FIFO 11讀出，并經(jīng)數(shù)據(jù)控制器121 寫入SDRAM 2中；如果讀使能信號(hào)有效(rd_en=‘l’)，執(zhí)行讀操作，數(shù)據(jù)從SDRAM 2中讀出， 并經(jīng)數(shù)據(jù)控制器121寫入輸出FIFO 13。為了提高SDRAM 2的讀寫效率，SDRAM 2工作在FULL-PAGE模式下，以行為單位完成每次讀寫操作，即一個(gè)讀寫指令可以完成512X 16bit的數(shù)據(jù)傳輸；由于SDRAM 2的讀寫操作是分時(shí)進(jìn)行的，對(duì)于一定頻率ν的輸入輸出數(shù)據(jù)速率來說，SDRAM 2的讀寫操作時(shí)鐘大于2ν就能順利完成讀寫操作。下面介紹本實(shí)用新型的圖像采集系統(tǒng)的緩存系統(tǒng)的工作邏輯。數(shù)據(jù)控制器121是本設(shè)計(jì)的一個(gè)核心，它起到了控制輸入FIFO 11、輸出FIFO 13 和SDRAM 2之間的數(shù)據(jù)讀寫的作用，可工作在文件仿真模式和實(shí)時(shí)仿真模式兩種模式下。當(dāng)數(shù)據(jù)控制器121工作在文件仿真模式時(shí)，系統(tǒng)復(fù)位后，進(jìn)入“startup”狀態(tài)， 等待SDRAM 2初始化，初始化后SDRAM 2的ready信號(hào)有效并傳給SDRAM控制器122，若 SDRAM控制器122的ready信號(hào)有效，則進(jìn)入讀SDRAM 2的狀態(tài)，從SDRAM控制器122中把相應(yīng)的地址、命令、以及狀態(tài)信息送到SDRAM 2，并設(shè)置輸出FIFO 13的寫控制信號(hào)fout_wr 有效，此時(shí)置輸入FIFO 11的寫使能信號(hào)fin_wr有效；然后進(jìn)入讀等待狀態(tài)，當(dāng)SDRAM 2的 ready信號(hào)再次有效時(shí)表明已完成512X16bit的讀操作，設(shè)置輸出FIFO 13的讀控制信號(hào) fout_rd有效，從輸出FIFO 13中讀出數(shù)據(jù)到USB接口；由于輸入FIFO 11和輸出FIFO 13 的數(shù)據(jù)速率相同，而且此時(shí)輸入FIFO的數(shù)據(jù)應(yīng)大于512個(gè)，因此可以進(jìn)行SDRAM 2寫操作。當(dāng)數(shù)據(jù)控制器工作在實(shí)時(shí)仿真模式時(shí)，系統(tǒng)復(fù)位后，進(jìn)入“startup”狀態(tài)，當(dāng)輸入 FIFO 11的數(shù)據(jù)滿512個(gè)16bit時(shí)，進(jìn)入“init_write_sdram”狀態(tài)，寫一次SDRAM 2，然后繼續(xù)等待輸入FIFO 11滿512個(gè)16bit，再進(jìn)入“init_write_sdram”狀態(tài)繼續(xù)向SDRAM 2 寫數(shù)據(jù)，當(dāng)發(fā)現(xiàn)SDRAM 2中的數(shù)據(jù)寫滿時(shí)轉(zhuǎn)入讀“init_read_Sdram”狀態(tài)讀SDRAM 2并置輸出FIFO 13寫有效(fout_wr= ‘ 1’)，完成讀操作后置輸出FIFO 13讀控制有效(fout_ rd= ‘ 1，)并進(jìn)入下一個(gè)讀SDRAM 2狀態(tài)(“read_sdram”狀態(tài))，當(dāng)完成“read_sdram”狀態(tài)后，進(jìn)入“idle”狀態(tài)，若發(fā)現(xiàn)輸入FIFO 11滿512個(gè)16bit時(shí)置輸入FIFO 11讀控制有效 (fin_rd= ‘1，)，寫一次SDRAM 2，一旦發(fā)現(xiàn)輸出FIFO 13數(shù)據(jù)不滿512個(gè)時(shí)則置輸入FIFO 11寫控制有效(fin_wr= ‘1，)，并讀一次SDRAM 2，這樣保證了數(shù)據(jù)的連續(xù)性。輸入FIFO 11通過檢測讀(fin_rd)寫(fin_wr)使能信號(hào)來決定它的操作，當(dāng)寫使能信號(hào)有效(fin_wr= ‘1’)時(shí)，往輸入FIFO中寫入數(shù)據(jù)；當(dāng)讀使能信號(hào)有效(fin_rd= ‘1’) 時(shí)，此時(shí)FIFO中寫入的數(shù)據(jù)大于512個(gè)，開始從輸入FIFO 11中讀取數(shù)據(jù)寫入SDRAM 2。同輸入FIFO 11—樣，輸出FIFO 13也通過檢測讀(fout_rd)寫(fout_wr)使能信號(hào)來決定它的操作，當(dāng)寫使能信號(hào)有效(fout_Wr= ‘1’)時(shí)，SDRAM 2中的數(shù)據(jù)開始寫入輸出 FIFO 13中；當(dāng)讀使能信號(hào)有效(fout_rd=‘l，)時(shí)，表示輸出FIFO 13中已寫滿512X 16bit 的數(shù)據(jù)，此時(shí)開始將數(shù)據(jù)傳出。[0030]SDRAM控制器122是本設(shè)計(jì)的另一個(gè)核心，它與數(shù)據(jù)控制器121構(gòu)成了設(shè)計(jì)的主體。它的主要功能是控制狀態(tài)機(jī)的轉(zhuǎn)換，并將控制命令、讀寫地址(包括片選、行選、列選)、 數(shù)據(jù)掩碼等傳給SDRAM 2。系統(tǒng)復(fù)位時(shí)，狀態(tài)機(jī)進(jìn)入“startup”狀態(tài)，設(shè)置相應(yīng)初始值， 將“startup”命令傳給SDRAM 2 ；然后再“delay”狀態(tài)中完成上電延遲的要求；在必要的 precharge和refresh命令后，再在“ loadreg”狀態(tài)中設(shè)置SDRAM 2的工作模式和各種參數(shù)；然后SDRAM 2進(jìn)入等待狀態(tài)，在等待狀態(tài)SDRAM 2置ready信號(hào)有效并傳給數(shù)據(jù)控制器 121，表明此時(shí)可以接收讀、寫控制命令，若檢測到數(shù)據(jù)控制器121送來的讀寫控制信號(hào)，則轉(zhuǎn)入相應(yīng)的操作。讀、寫SDRAM 2均要滿足一定的時(shí)序要求。當(dāng)數(shù)據(jù)控制器121送出的是有效的讀使能信號(hào)(rd_en= ‘1’)，執(zhí)行讀SDRAM 2的操作，讀時(shí)序如圖2，而SDRAM控制器122的控制命令時(shí)序如圖3 ；當(dāng)數(shù)據(jù)控制器121送出的是有效的寫使能信號(hào)(Wr_en= ‘1’)，執(zhí)行寫 SDRAM 2的操作，寫時(shí)序如圖4，而SDRAM控制器122的控制命令時(shí)序如圖5。以上內(nèi)容是結(jié)合具體的優(yōu)選實(shí)施方式對(duì)本實(shí)用新型所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定本實(shí)用新型的具體實(shí)施只局限于這些說明。對(duì)于本實(shí)用新型所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實(shí)用新型構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬于本實(shí)用新型的保護(hù)范圍。
權(quán)利要求1.一種高速圖像采集系統(tǒng)的緩存系統(tǒng)，其特征在于包括FPGA的緩存模塊，還包括與所述FPGA的緩存模塊相連接的SDRAM。
2.根據(jù)權(quán)利要求1所述的高速圖像采集系統(tǒng)中的數(shù)據(jù)緩存系統(tǒng)，其特征在于所述 FPGA的緩存模塊包括輸入FIFO、控制器、以及輸出FIFO ；所述輸入FIFO與所述控制器之間用din數(shù)據(jù)線相連接；所述控制器與所述SDRAM之間用cs控制和狀態(tài)連接線以及dq雙向數(shù)據(jù)線相連接；所述輸出FIFO與所述控制器之間用dout數(shù)據(jù)線相連接。
3.根據(jù)權(quán)利要求2所述的高速圖像采集系統(tǒng)中的數(shù)據(jù)緩存系統(tǒng)，其特征在于所述控制器包括數(shù)據(jù)控制器和SDRAM控制器；所述數(shù)據(jù)控制器與所述輸入FIFO之間用所述din數(shù)據(jù)線相連接；所述數(shù)據(jù)控制器與所述輸出FIFO之間用所述dout數(shù)據(jù)線相連接；所述數(shù)據(jù)控制器與所述SDRAM控制器之間用cc控制和狀態(tài)連接線相連接；所述數(shù)據(jù)控制器與所述 SDRAM之間用所述dq雙向數(shù)據(jù)線相連接；所述SDRAM控制器與所述SDRAM之間用所述cs控制和狀態(tài)連接線相連接。
4.根據(jù)權(quán)利要求3所述的高速圖像采集系統(tǒng)中的數(shù)據(jù)緩存系統(tǒng)，其特征在于所述cc 控制和狀態(tài)連接線包括elk時(shí)鐘線、cmd命令控制線、ready狀態(tài)線、addr地址線、以及dm 數(shù)據(jù)掩碼線；所述cs控制和狀態(tài)連接線包括sclk時(shí)鐘線、scmd命令控制線、saddr地址線、 以及dqm數(shù)據(jù)掩碼線。
5.根據(jù)權(quán)利要求2所述的高速圖像采集系統(tǒng)中的數(shù)據(jù)緩存系統(tǒng)，其特征在于所述輸入FIFO上設(shè)置有fin_wr信號(hào)端，還設(shè)置有fin_rd信號(hào)端；所述輸出FIFO上設(shè)置有fout_ wr信號(hào)端，還設(shè)置有f0ut_rd信號(hào)端。
6.根據(jù)權(quán)利要求2所述的高速圖像采集系統(tǒng)中的數(shù)據(jù)緩存系統(tǒng)，其特征在于所述cc 控制和狀態(tài)連接線還包括wr_en寫使能信號(hào)線和rd_en讀使能信號(hào)線。
專利摘要本實(shí)用新型提供了一種高速圖像采集系統(tǒng)的緩存系統(tǒng)，包括FPGA的緩存模塊，還包括與所述FPGA的緩存模塊相連接的SDRAM。所述FPGA的緩存模塊包括輸入FIFO、控制器、以及輸出FIFO；而所述控制器包括數(shù)據(jù)控制器和SDRAM控制器；數(shù)據(jù)控制器起到控制輸入FIFO、輸出FIFO和SDRAM之間的數(shù)據(jù)讀寫的作用，SDRAM控制器的主要功能是控制狀態(tài)機(jī)的轉(zhuǎn)換，并將控制命令、讀寫地址(包括片選、行選、列選)、數(shù)據(jù)掩碼等傳給SDRAM。在一定的時(shí)序狀態(tài)下，輸入FIFO、輸出FIFO和SDRAM之間的數(shù)據(jù)讀寫可以連續(xù)的進(jìn)行。相對(duì)于現(xiàn)有技術(shù)，本實(shí)用新型中的高速圖像采集系統(tǒng)的緩存系統(tǒng)，采用具有開發(fā)過程投資小、開發(fā)周期短、以及可方便地反復(fù)編程修改等優(yōu)點(diǎn)的FPGA來設(shè)計(jì)SDRAM的控制器，很好的降低了成本，另外通過對(duì)FPGA內(nèi)部邏輯的合理編輯應(yīng)用完成了高速圖像采集系統(tǒng)的緩存系統(tǒng)中的SDRAM所需的極其復(fù)雜的時(shí)序和組合邏輯的設(shè)計(jì)。
文檔編號(hào)G06F13/16GK201936294SQ20102065850
公開日2011年8月17日 申請日期2010年12月14日 優(yōu)先權(quán)日2010年12月14日
發(fā)明者鄭喬俊 申請人:深圳市視鑫數(shù)碼有限公司