專利名稱：避免無效核跳躍和提供硬件輔助的低功率狀態(tài)選擇的機構的制作方法
技術領域：
本發(fā)明涉及處理器執(zhí)行領域，具體來說，涉及處理器操作的優(yōu)化。
背景技術：
半導體處理和邏輯設計的發(fā)展允許在集成電路裝置上存在越來越多的邏輯。因 此，計算機系統(tǒng)配置已經(jīng)從系統(tǒng)中的單個或多個集成電路演變成在各個集成電路上存在多 個處理器管芯、多個核、多個硬件線程和多個邏輯處理器。處理器或集成電路通常包括單個 物理處理器管芯，其中該處理器管芯可包括任何數(shù)量的核、硬件線程或邏輯處理器。集成電路上越來越多數(shù)量的處理元件(即，核、硬件線程和邏輯處理器)使得能夠 并行完成更多任務。但是，作為增加的處理功率的必然結果，熱密度和泄漏功率的問題也隨 之擴大。因此，具有多個核的處理器可以采用稱為核跳躍(即，至少一個核的體系結構狀態(tài) /上下文移到另一個核)的熱耗散技術。但是，將整個上下文從一個核移到另一個核所固有 的是成本，即，浪費的執(zhí)行周期、花費在移動上的能量以及冷高速緩存。然而，當前還沒有關 于在基于熱密度的初始核跳躍決定之外決定何時核跳躍的明智決定。因此，可能會在不需 要核跳躍(即，觸發(fā)的熱密度狀況可自我減輕)或者核跳躍不可行(即，跳躍會導致相同或 更差的熱狀況)時啟動核跳躍。結果，存在這樣一些情形，其中由于熱狀況而觸發(fā)核跳躍， 但有利的卻是避免核跳躍。隨著處理器的發(fā)熱和功率問題不斷升級，低功率狀態(tài)的智能使用變得更加重要。 目前，現(xiàn)今的特權級軟件(即，操作系統(tǒng))在請求轉變到低功率狀態(tài)時并不非常準確。因 此，之前的軟件可能會請求核從過深(即，消耗較低的功率，但與核在未來成為閑置的時間 量相比，沒有足夠的蘇醒時間)或過淺(即，當閑置時間量大于蘇醒時間時，消耗較多的功 率)進入到無效的特定低功率狀態(tài)。

發(fā)明內容
本發(fā)明涉及一種設備，包括多個處理器核；預測機構，用于預測在未來間隔所述多個處理器核的未來活動；以及核跳躍機構，用于基于在所述未來間隔所述多個處理器核的所述未來活動確定核 跳躍是否有效，并響應于基于所述多個處理器核的所述未來活動確定所述核跳躍不有效而 禁止核跳躍事件。本發(fā)明涉及一種設備，包括處理器，所述處理器包括多個核；耦合到所述多個核的核跳躍邏輯，用于觸發(fā)核跳躍請求；耦合到所述多個核的預測邏輯，用于預測在下一個間隔所述多個核的活動；以及耦合到所述核跳躍邏輯和所述預測邏輯的核跳躍管理器邏輯，所述核跳躍管理器 邏輯響應于所述核跳躍管理器確定在所述下一個間隔所述多個核的所述活動指示核跳躍是無效的而拒絕所述核跳躍請求。本發(fā)明涉及一種方法，包括預測在未來間隔期間處理器上的多個核的閑置-活動表示的預測的駐留期；接收核跳躍請求；確定在所述未來間隔期間所述多個核的所述閑置-活動表示的所述預測的駐留 期是否大于駐留期閾值；響應于所述核跳躍請求，響應于確定在所述未來間隔期間所述閑置-活動表示的 所述預測的駐留期大于所述駐留期閾值而執(zhí)行核跳躍；以及響應于所述核跳躍請求，響應于確定在所述未來間隔期間所述閑置-活動表示的 所述預測的駐留期不大于所述駐留期閾值而不執(zhí)行所述核跳躍。本發(fā)明涉及一種包括程序代碼的計算機可讀介質，所述程序代碼在由機器執(zhí)行時 將執(zhí)行如上所述的方法。本發(fā)明涉及一種設備，包括用于執(zhí)行如上所述的方法的部件。本發(fā)明涉及一種設備，包括多個核；以及耦合到所述多個核的功率機構，所述功率機構用于接收使所述多個核中的核進入 請求的功率狀態(tài)的請求，預測預測的功率狀態(tài)，并基于所述功率機構的預測精度為所述核 選擇所述預測的功率狀態(tài)。本發(fā)明涉及一種設備，包括多個核；耦合到所述多個核中的核的預測邏輯，所述預測邏輯用于至少基于在一定間隔內 所述多個核中的核的閑置持續(xù)時間預測預測的低功率狀態(tài)；預測精度邏輯，用于確定所述預測邏輯的預測精度；以及耦合到所述預測邏輯的功率控制邏輯，用于接收來自軟件實體的請求的低功率狀 態(tài)以及來自所述預測邏輯的預測的低功率狀態(tài)，其中所述功率控制邏輯響應于所述預測精 度大于閾值精度而為所述核選擇所述預測的低功率狀態(tài)，并響應于所述預測精度不大于所 述閾值精度而為所述核選擇所述請求的低功率狀態(tài)。本發(fā)明涉及一種方法，包括在處理器的預測硬件中確定核的預測的功率狀態(tài)；確定所述預測硬件的預測精度；從軟件實體接收為核請求的功率狀態(tài)；響應于所述預測精度小于閾值精度而為所述核選擇所述請求的功率狀態(tài)；以及響應于所述預測精度不小于所述閾值精度而為所述核選擇所述預測的功率狀態(tài)。本發(fā)明涉及一種包括程序代碼的計算機可讀介質，所述程序代碼在由機器執(zhí)行時 將執(zhí)行如上所述的方法。本發(fā)明涉及一種設備，包括用于執(zhí)行如上所述的方法的部件。


舉例說明本發(fā)明，而不是要本發(fā)明受限于附圖中的各圖。
圖1示出包括多個處理元件的處理器的一個實施例。圖2示出包括多個處理元件的處理器的另一個實施例。圖3示出用于避免無效核跳躍(inefficient core hopping)的機構(mechanism) 的一個實施例。圖4示出用于預測未來活動的圖3中的預測機構的一個實施例。圖5示出利用閑置-活動模式的駐留期來預測未來活動的一個實施例。圖6示出預取用于避免無效核跳躍的方法的流程圖的一個實施例。圖7示出提供硬件輔助的低功率狀態(tài)選擇的一個實施例。圖8示出提供硬件輔助的低功率狀態(tài)選擇的另一個實施例。圖9a示出用于提供硬件輔助的低功率狀態(tài)選擇的方法的流程圖的實施例。圖9b示出用于圖8中的預測閑置狀態(tài)機的狀態(tài)機的實施例。
具體實施例方式在以下詳細描述中，闡述了眾多具體細節(jié)，例如用于閑置-活動預測的特定硬件 結構/機構的實例、閑置持續(xù)時間測量、精度確定、特定處理器配置、特定核跳躍狀況、特定 低功率狀態(tài)、特定處理器單元/邏輯、處理元件的特定實例等，以便充分理解本發(fā)明。但是， 本領域技術人員將明白，無需采用這些具體細節(jié)也可實現(xiàn)本發(fā)明。在其它情況下，沒有詳細 描述公知的組件或方法，例如特定和備選的多核和多線程化處理器體系結構、用于所示模 塊/塊的特定邏輯電路以及微處理器的特定操作細節(jié)，以免不必要地使本發(fā)明晦澀難懂。本文描述的方法和設備是為了避免無效核跳躍并提供處理器中的硬件輔助的低 功率狀態(tài)選擇。具體來說，這些優(yōu)化主要是基于處理器中的核的預測的未來活動或不活動 而參考跳躍和功率狀態(tài)選擇進行論述的。實際上，下文將參考圖2簡短地描述用于處理器 核之間的通信的說明性環(huán)組織，以便說明潛在的處理器上核配置的實施例。然而，本文描述 的設備和方法不限于此，它們可通過對于集成電路的單獨部分利用上下文跳躍或功率狀態(tài) 選擇而在任何集成電路中實現(xiàn)。多核處理器的實施例參考圖1，示出包括多個核的實施例。在一個實施例中，處理器100包括在核之間 移動上下文的核跳躍硬件(未示出)。在另一個實施例中，處理器100包括用于將核單獨地 置于低功率狀態(tài)的功率硬件(未示出)。處理器100包括任何處理器，例如微處理器、嵌入 式處理器、數(shù)字信號處理器(DSP)、網(wǎng)絡處理器或用于執(zhí)行代碼的其它裝置。如圖所示，處理 器100包括多個處理元件。在一個實施例中，處理元件是指能夠保持處理器的狀態(tài)(例如，執(zhí)行狀態(tài)或體系 結構狀態(tài))的線程單元、線程槽、處理單元、上下文、邏輯處理器、硬件線程、核和/或任何其 它元件。換句話說，在一個實施例中，處理元件是指能夠與諸如軟件線程、操作系統(tǒng)、應用或 其它代碼的代碼獨立相關聯(lián)的任何硬件。物理處理器通常是指潛在地包括任何數(shù)量的其它 處理元件(例如，核或硬件線程)的集成電路。核通常是指設置在集成電路上的能夠維持獨立體系結構狀態(tài)的邏輯，其中每個獨 立維持的體系結構狀態(tài)與至少一些專用執(zhí)行資源相關聯(lián)。與核相比，硬件線程通常是指設 置在集成電路上的能夠維持獨立體系結構狀態(tài)的任何邏輯，其中這些獨立維持的體系結構狀態(tài)共享對執(zhí)行資源的訪問?？梢?，當某些資源共享、而其它資源專用于某個體系結構狀態(tài) 時，硬件線程與核的命名之間的線重疊。然而，操作系統(tǒng)通常將核與硬件線程視為是單獨的 邏輯處理器，其中操作系統(tǒng)能夠在每個邏輯處理器上單獨地調度操作。如圖1所示，物理處理器100包括兩個核，即核101和核102。這里，可以利用核跳 躍來減輕處理器的一部分上的熱狀況。但是，從核101跳到102可潛在地在核102上造成在 核101上存在的相同的熱狀況，同時帶來核跳躍的成本。因此，在一個實施例中，處理器100 包括可利用核跳躍的任何數(shù)量的核。此外，處理器100中所包含的功率管理硬件能夠使各 個單元和/或核處于低功率狀態(tài)以節(jié)省功率。這里，在一個實施例中，處理器100提供硬件 以幫助為處理器100的處理元件以及潛在地為下文中將更詳細地示出和論述的各個模塊/ 單元進行低功率狀態(tài)選擇。盡管處理器100可包括不對稱核，即具有不同配置、功能單元和/或邏輯的核，但 圖中示出對稱核。因此，下文將不再詳細論述與核101等同示出的核102，以免贅述。另外， 核101包括兩個硬件線程IOla和101b，而核102包括兩個硬件線程10 和102b。因此， 諸如操作系統(tǒng)的軟件實體潛在地將處理器100視為是4個獨立的處理器，即能夠同時執(zhí)行 4個軟件線程的4個邏輯處理器或處理元件。在一個實施例中，上下文的跳躍是指核跳躍； 但是，在其它實施例中，可獨立于核跳躍或與核跳躍結合執(zhí)行線程跳躍。這里，第一線程與體系結構狀態(tài)寄存器IOla相關聯(lián)，第二線程與體系結構狀態(tài)寄 存器IOlb相關聯(lián)，第三線程與體系結構狀態(tài)寄存器10 相關聯(lián)，而第四線程與體系結構狀 態(tài)寄存器102b相關聯(lián)。如圖所示，體系結構狀態(tài)寄存器IOla復制在體系結構狀態(tài)寄存器 IOlb中，因此能夠為邏輯處理器IOla和邏輯處理器IOlb存儲各個體系結構狀態(tài)/上下文。 也可為線程IOla和IOlb復制其它較小資源，例如指令指針和再命名分配器邏輯130中的 再命名邏輯。一些資源可通過分區(qū)來共享，例如重排序/引退單元135中的重排序緩沖器、 ILTB 120、加載/存儲緩沖器和隊列。其它資源可潛在地完全共享，例如通用內部寄存器、 頁表基址寄存器、低級數(shù)據(jù)高速緩存和數(shù)據(jù)-TLB 115、執(zhí)行單元140、以及無序單元135的 部分。處理器100通常包括可完全共享、通過分區(qū)共享、或供處理元件專用/專用于處理 元件的其它資源。在圖1中，示出具有處理器的說明性邏輯單元/資源的純粹示范性的處 理器的實施例。注意，處理器可包括或省略這些功能單元中的任何一個，并且可包括沒有描 繪的任何其它已知的功能單元、邏輯或固件。如圖所示，處理器100包括用于預測將要執(zhí)行 /采用的分支的分支目標緩沖器120以及用于存儲指令的地址翻譯條目的指令-翻譯緩沖 器(I-TLB)120。處理器100還包括耦合到提取單元120以解碼所提取的元素的解碼模塊125。在 一個實施例中，處理器100與定義/指定可在處理器100上執(zhí)行的指令的指令集體系結構 (ISA)相關聯(lián)。這里，由ISA辨識的機器代碼指令通常包括稱為操作碼的指令的一部分，其 引用/指定將要執(zhí)行的指令或操作。在一個實例中，分配器和再命名器塊130包括分配器以用于預約資源，例如用于 存儲指令處理結果的寄存器文件。然而，線程IOla和IOlb潛在地能夠無序執(zhí)行，其中分配 器和再命名器塊130還預約其它資源，例如用于跟蹤指令結果的重排序緩沖器。單元130 還可包括寄存器再命名器以用于將程序/指令引用寄存器再命名為位于處理器100內部的其它寄存器。重排序/引退單元135包括用于支持無序執(zhí)行以及稍后對無序執(zhí)行的指令的 有序引退的組件，例如上文提到的重排序緩沖器、加載緩沖器和存儲緩沖器。在一個實施例中，調度器和執(zhí)行單元塊140包括用于在執(zhí)行單元上調度指令/操 作的調度器單元。例如，在具有可用的浮點執(zhí)行單元的執(zhí)行單元的端口上調度浮點指令。還 包括與執(zhí)行單元相關聯(lián)的寄存器文件以存儲信息指令處理結果。示范性執(zhí)行單元包括浮點 執(zhí)行單元、整數(shù)執(zhí)行單元、跳轉執(zhí)行單元、加載執(zhí)行單元、存儲執(zhí)行單元和其它已知的執(zhí)行 單元。較低級數(shù)據(jù)高速緩存和數(shù)據(jù)翻譯緩沖器(D-TLB) 150耦合到執(zhí)行單元140。該數(shù)據(jù) 高速緩存用于存儲最近使用/操作的元素，例如數(shù)據(jù)操作數(shù)，它們潛在地保持為存儲器一 致性狀態(tài)。D-TLB用于存儲最近的虛擬/線性-物理地址翻譯。作為一個特定實例，處理器 可包括用于將物理存儲器分解為多個虛擬頁面的頁表結構。如圖所描繪，核101和102共享對較高級或更遠離的高速緩存110的訪問，高速緩 存110用于緩存最近提取的元素。注意，較高級或更遠離(further-out)是指進一步遠離 (increasing or getting further way from) ^Mf^-jt^]MMM^Iο
較高級的高速緩存110是最后一級數(shù)據(jù)高速緩存(即，處理器100上的存儲器層級中的最 后一個高速緩存)，例如第二或第三級數(shù)據(jù)高速緩存。但是，較高級的高速緩存110并不限 于此，它可包括指令高速緩存或與其相關聯(lián)。蹤跡高速緩存(它是指令高速緩存的一種) 可以改為耦合在解碼器125之后以便存儲最近解碼的蹤跡。注意，在所描繪的配置中，處理器100還包括用于與位于處理器100外部的裝置通 信的總線接口模塊105，這些裝置可以是例如系統(tǒng)存儲器175、芯片組、北橋或其它集成電 路。存儲器175可專用于處理器100或與系統(tǒng)中的其它裝置共享。存儲器175的常見類型 實例包括動態(tài)隨機存取存儲器(DRAM)、靜態(tài)RAM(SRAM)、非易失性存儲器(NV存儲器)和其 它已知的存儲裝置。圖1示出具有不同模塊、單元和/或邏輯的表示的示范性處理器的抽象邏輯視圖。 但是，注意，利用本文描述的方法和設備的處理器無需包括所示的單元。并且，處理器可省 略所示的一些或所有單元。為了說明不同配置的可能性，論述現(xiàn)在轉到圖2，圖2描繪包括 具有用于互連多個核的環(huán)配置的處理器上存儲器接口模塊(即，核外模塊)的處理器200 的實施例。處理器200示為包括物理分布式高速緩存；環(huán)互連；以及核、高速緩存和存儲 器控制器組件。但是，本描繪純粹是說明性的，實現(xiàn)所描述的方法和設備的處理器可包括用 于與外部裝置通信的任何處理元件、任何高速緩存類型或級和/或存儲器、前端總線或其 它接口。在一個實施例中，緩存代理221-2Μ均用于管理物理分布式高速緩存的片段。 作為一個實例，諸如組件221的每個高速緩存組件用于為并置核管理高速緩存的片段 (slice)，其中并置核是指為了管理高速緩存的分布式片段而與高速緩存代理相關聯(lián)的核。 如圖所描繪，高速緩存代理221-2M稱為高速緩存片段接口邏輯(CSIL)；它們又可稱為高 速緩存組件、代理或與高速緩存或其片段接口的其它已知的邏輯、單元或模塊。注意，高速 緩存可以是任何高速緩存級；然而，對該示范性實施例，論述集中在由核201-204共享的最 后一級高速緩存(LLC)上。與高速緩存代理在環(huán)互連250上處理業(yè)務并與高速緩存片段接口非常相似，核代理/組件211/214也處理業(yè)務并分別與核201-204接口。如圖所描繪，核代理221-2M稱為 處理器核接口邏輯(PCIL)；它們又可稱為核組件、代理或與處理元件接口的其它已知的邏 輯、單元或模塊。另外，環(huán)250示為包括與諸如存儲器控制器(IMC) 231和圖形處理器(未 示出)的其它模塊接口的存儲器控制器接口邏輯(MCIL) 230和圖形集線器(GFX)240。但 是，環(huán)250可包括或省略上述模塊中的任何一個，并且可包括未示出的其它已知的處理器 模塊。另外，可通過諸如點對點互連或多跳互連的其它已知的互連來連接類似的模塊。避免無效核跳躍的實施例在一個實施例中，諸如圖1、圖2中示出的處理器或未示出的其它處理器的處理器 將避免無效核跳躍。轉到圖3，示出能夠避免這種無效核跳躍的處理器的實施例。在該圖示 中，核跳躍是指上下文或體系結構狀態(tài)從諸如核302的核移到諸如核303的另一個核。核 跳躍觸發(fā)機構310基于任何已知的核跳躍狀況觸發(fā)核跳躍或核跳躍事件。例如，能夠基于 熱密度狀況觸發(fā)核跳躍。換句話說，當處理器的一部分、或更具體來說是處理器的核過熱 時，那么在一些情況下，核跳躍能夠減輕熱密度狀況，即將工作負荷并且相應地將熱量分散 到處理器的其它物理位置。作為一個特定的說明性實例，假設核301和302并置在處理器上，并且以滿容量操 作，從而導致在處理器的一部分上生成過多熱量，即造成熱密度狀況。基于指示這種狀況的 任何已知的設備或方法，核跳躍觸發(fā)邏輯310生成/觸發(fā)核跳躍請求。響應該請求，核跳躍 機構/管理器可執(zhí)行核跳躍。在這種情況下，核跳躍機構320可啟動將核301的體系結構 狀態(tài)遷移到諸如核304的另一個核，其中核301的體系結構狀態(tài)可包括核301上的一個或 多個或潛在地所有硬件線程上下文。因此，處理器的工作負荷分散在處理器上，由此也潛在 地散布熱量。但是，如上所述，只依據(jù)當前的熱量信息執(zhí)行核跳躍而沒有關于未來活動預測的 一些額外信息會潛在地導致允許無效核跳躍。作為一個實例，在以上情形中，在下一個間隔 期間，核301打算閑置，這會導致熱密度狀況的自我減輕；閑置不會生成太多熱量。然而，在 沒有預測的情況下，對于核跳躍會帶來功率和浪費的執(zhí)行時間方面的成本，這本來可以通 過預測未來閑置來避免。在另一個實例中，所示4個核中的3個核301、302和304具有造 成引起核跳躍的熱密度狀況的大小相當?shù)墓ぷ髫摵?。但是，繁忙核的上下文跳到?03不 會減輕熱密度狀況，因為核303靠近仍然繁忙的其它核。因此，在一個實施例中，預測機構315用于預測在未來間隔多個處理器核的未來 活動。本文所指的間隔可指時間量、執(zhí)行周期數(shù)或任何其它時間度量。例如，間隔可具有幾 個周期到數(shù)千微秒的范圍。類似地，可利用任何已知的用于預測處理器、核、處理元件或其 它執(zhí)行引擎的活動的方法來預測在未來/下一個間隔期間處理器核301-304的活動。這種 預測的廣義的說明性實例包括利用在前一間隔期間多個處理器核的過去活動作為在未來 間隔多個處理器核的未來活動；從軟件實體接收活動提示并基于活動提示預測未來活動； 執(zhí)行未來活動的算術或統(tǒng)計預測；利用諸如卡爾曼濾波算法的預測算法來預測未來活動； 以及利用過去的閑置、低功率狀態(tài)駐留期(residency)來預測未來活動。參考圖4，示出預測未來活動和閑置狀態(tài)駐留期的實施例。在一個實施例中，包含 在預測機構315中的預測器435可利用卡爾曼濾波算法。基于來自核301-30N的激活(有 時稱為工作或CO)狀態(tài)和低功率(有時稱為非工作或C2-CN)狀態(tài)駐留期的數(shù)據(jù)，計算預測。注意，在本論述中，特別參考特定的低功率狀態(tài)，例如C-狀態(tài)，以便進一步論述。但是， 利用閑置和/或激活駐留期可與任何形式的功率狀態(tài)、執(zhí)行狀態(tài)、全局狀態(tài)或其它形式的 活動或非活動指示符相關聯(lián)。C-狀態(tài)最一般是指由高級配置和電源接口(ACPI)定義的功率狀態(tài)。根據(jù)ACPI 的處理器或核功率狀態(tài)的類型實例包括co是操作/激活狀態(tài)類型；Cl通常稱為暫停 (Halt)，它是其中處理器不執(zhí)行指令但可基本上瞬間地返回到執(zhí)行狀態(tài)的狀態(tài)類型；C2通 常稱為停止時鐘(Mop-Clock)，它是其中處理器保持所有軟件可見的狀態(tài)但可能要花費較 長時間蘇醒的狀態(tài)類型；以及C3通常稱為睡眠(Sle印)，它是其中處理器無需使它的高速 緩存保持一致、而是維持其它狀態(tài)的狀態(tài)類型。一些處理器對C3具有變型，即深睡(C4)、更 深睡(C5)、最深睡(C6)，它們的不同之處在于喚醒處理器的時間和功率節(jié)省的量不同。注 意，本文描述的C狀態(tài)類型中的一些是針對示范性處理器的，例如可從CA，Santa Clara的 Intel公司獲得的高級Intel Architecture 32 (IA-32)處理器；但實施例同樣可與其它處 理器一起使用。這里，Intel 處理器的C狀態(tài)可能與ACPl規(guī)范不直接相符；但是，對于本論 述，這兩個激活/失活狀態(tài)集合同樣適用。換句話說，處理器可將任何數(shù)量的它們自己的定 制C狀態(tài)映射到上文描述的ACPI類型的C狀態(tài)。繼續(xù)以上論述，一旦預測器435基于來自活動監(jiān)視器430的數(shù)據(jù)利用卡爾曼濾波 算法計算了預測，核跳躍管理器440便能夠基于預測決定對于是否要避免核跳躍做出決 定。因此，活動監(jiān)視器430可監(jiān)視數(shù)據(jù)以確定激活或閑置信息，如上所述?？赏ㄟ^監(jiān)視器430 監(jiān)視的與這些功率狀態(tài)相關聯(lián)的數(shù)據(jù)的實例包括功率狀態(tài)進入/退出事件，例如在監(jiān)視 器時期或間隔期間核301-30N的進入/退出事件；以及基于進入/退出事件或其它計數(shù)計 算在這些狀態(tài)的駐留期。由此，計算相同封裝中的激活-閑置核的重疊。在一個實施例中， 活動監(jiān)視和預測的間隔可以是每隔500μ s ；但是，這可容易地在幾個執(zhí)行周期到數(shù)千微秒 的范圍內變動。因此，如上所述，活動監(jiān)視器430可從各個核301-30Ν接收關于它們的當前或過去 的活動級的輸入數(shù)據(jù)。在一個實施例中，活動監(jiān)視器430包括可以按各種方式布置的緩沖 器。例如，緩沖器可適于為每個核301-30Ν存儲與每個功率狀態(tài)改變事件相關聯(lián)的時間標 記的指示。這里，活動監(jiān)視器430因而攔截CPU核301-30Ν進入和退出功率狀態(tài)的事件并對 這些事件加時間標記。在一個實施例中，將記錄存儲在內核緩沖器中。然后，按預定間隔， 例如如上所述的間隔，活動監(jiān)視器430將監(jiān)視數(shù)據(jù)提供給預測器435。因而，這種監(jiān)視數(shù)據(jù) 可包括時間標記數(shù)據(jù)以及活動狀態(tài)以指示在存儲間隔期間每個核處于給定狀態(tài)的時間。作為響應，預測器435可利用該信息生成在下一個間隔所預測的核狀態(tài)的模式分 布。在一個實施例中，預測器435可執(zhí)行諸如卡爾曼濾波算法的給定預測算法以生成該模 式分布，但本發(fā)明在這方面不受限制。此外，應了解，取決于所支持的低功率狀態(tài)的數(shù)量以 及給定的核數(shù)、預測周期的長度等，模式分布可廣泛地改變。為了易于論述，本文將描述包 括三種不同模式(例如，下文將參考圖5更詳細論述的三種聚合模式)的模式分布。但是， 應了解，本發(fā)明的范圍在這方面不受限制，并且在不同實施例中，可以提供更多或更少的這 樣的模式，例如在給定活動級關于核數(shù)可以有變化的粒度。因此，將這種模式分布信息從預測器435提供給核跳躍管理器440，核跳躍管理 器440可基于模式分布允許或禁止核跳躍請求。作為一個實例，下一個間隔的特定聚合閑置-活動模式可指示核跳躍將是有效的。這里，響應于聚合模式分布和/或駐留期高于閾值 駐留期，核跳躍管理器440允許核跳躍。換句話說，如果預測到核301-30N在某個激活_閑 置模式駐留足夠長的時間以便可以將核跳躍視為是可行且有效的，則允許核跳躍。相反，如 果如有效模式的駐留期低于閾值所指示，預測到駐留在不有效或不可行的其它閑置-活動 模式而不是有效模式，則核跳躍管理器440禁止或拒絕核跳躍請求。因此，在這個實例中， 基于核301-30N的活動的未來預測，可避免不必要的、無效的或不可行的核跳躍。在一個實施例中，可計算以下三種模式以便預測活動(1)模式A 封裝閑置(內 部的所有核都閑置)；⑵模式B:封裝繁忙(內部的所有核都繁忙)；以及(3)模式C:封裝 部分閑置(其余情況是，至少一個核繁忙，同時至少一個核閑置)。這第三種模式描繪了閑 置/繁忙重疊的情況。從以上實例可見，通過活動監(jiān)視器430可使核301-30N的進入/退 出功率狀態(tài)時間標記可用。因此，可計算這三種模式分布預測。表1中示出根據(jù)本發(fā)明一 個實施例的預測的示范輸出，其中假設間隔周期為500 μ S。表 1
下一個Tl中模式25% (封裝在模式 A 25% *500 = 125 μ s)下一個Tl中模式15% (封裝在模式 B :15% *500 = 75μ s)下一個Tl中模式60% (封裝在模式 C 60% *500 = 300 μ s)因此，如表1所示，對于間隔周期Tl，預測閑置封裝模式為25%的時間(即， 125μ S)，而預測所有核在15%的時間(即，75μ8)為激活，并且在下一個預測周期的其余 60%期間，至少一個核激活并且至少一個核閑置(即，300μ S)。在不同實施例中，生成這些 模式預測的方式可以改變。在一個實施例中，預測可利用卡爾曼濾波器，這將在下文馬上進 一步論述；但是，其它實現(xiàn)也是可能的。卡爾曼濾波器模型(KFM)利用經(jīng)受高斯噪聲的線性動態(tài)和線性觀測來對部分觀 測的隨機過程建模。它是根據(jù)一系列不完全且有噪聲的測量估計動態(tài)系統(tǒng)的狀態(tài)的有效遞 歸濾波器?；贙FM，可以用多個預定模式(例如，模式Α、Β和C以及諸如下文參考圖5描 述的模式的其它模式的百分比/駐留期)來闡明核301-30Ν的活動，這些預定模式被視為 是在時域離散化的實數(shù)隨機過程的觀測，用Y1 :t= (Y1-.. yt)指示。過程的隱藏狀態(tài)x1:t = (X1... xt)又表示為實數(shù)的向量。KFM中的線性隨機差分方程為x(t)=Ax(t-l)+w(t-l)p(w) N(0，Q)x(0) N(xl|o，Vl|o) [方程 1]并且，測量方程為y (t) = Cx (t) +V (t) ρ (V) N (0，R)[方程 2]差分方程1中的ηΧη轉換矩陣A使之前的t_l時間步長的狀態(tài)與當前步長t的 狀態(tài)相關，其中缺少驅動函數(shù)或過程噪聲。這里，η是隱藏狀態(tài)的數(shù)量。在我們的任務中，m =η是可能的CPU活動狀態(tài)的數(shù)量。Xlltl, Vllci是狀態(tài)的初始均值和方差，Q是轉換動態(tài)噪聲 的系統(tǒng)協(xié)方差，而R是觀測噪聲的觀測協(xié)方差。觀測函數(shù)的轉換一直相同，并且該模型據(jù)稱 是非時變性的或是齊次的。利用KFM，給定直到當前時間的所有觀測，可預測未來時間的值。但是，我們一般對于未來不確定，并且因而計算最佳猜測以及置信度。因此，計算在可能的未來觀測上的概率 分布，用P(Yt+h = y|y1:t)表示，其中k>0是時域(horizon)，S卩，距離未來多遠來預測。給定觀測值的序列(yi-yt)，為了預測新的觀測值，對于到未來的一定時域k > 0， 計算P(Yt+h = y IY1 :t)。方程3是通過忽略未來隱藏狀態(tài)的預測而對關于未來觀測的預測的計算。
權利要求
1.一種設備，包括多個處理器核；預測機構，用于預測在未來間隔所述多個處理器核的未來活動；以及核跳躍機構，用于基于在所述未來間隔所述多個處理器核的所述未來活動確定核跳躍 是否有效，并響應于基于所述多個處理器核的所述未來活動確定所述核跳躍不有效而禁止 核跳躍事件。
2.如權利要求1所述的設備，其中所述預測機構預測在所述未來間隔所述多個處理器 核的未來活動包括所述預測機構預測在所述未來間隔第一閑置-繁忙模式的第一駐留期。
3.如權利要求2所述的設備，其中在所述未來間隔的所述第一閑置-繁忙模式包括第 一聚合閑置-繁忙模式，它是多個有效核跳躍閑置-繁忙模式的聚合。
4.如權利要求3所述的設備，其中所述核跳躍機構基于在所述未來間隔所述多個處理 器核的所述未來活動確定核跳躍是否有效包括所述核跳躍機構執(zhí)行以下步驟響應于所述 第一聚合閑置-繁忙模式的所述第一駐留期大于閾值而確定所述核跳躍有效；以及響應于 所述第一聚合閑置-繁忙模式的所述第一駐留期不大于所述閾值而確定所述跳躍不有效。
5.如權利要求1所述的設備，其中所述預測機構預測在所述未來間隔所述多個處理器 核的未來活動包括所述預測機構利用在前一個間隔期間所述多個處理器核的過去活動作 為在所述未來間隔所述多個處理器核的所述未來活動。
6.如權利要求1所述的設備，其中所述預測機構預測在所述未來間隔所述多個處理器 核的未來活動包括所述預測機構執(zhí)行以下步驟從軟件實體接收活動提示；以及基于來自 所述軟件實體的所述活動提示預測在所述未來間隔的所述未來活動。
7.如權利要求1所述的設備，還包括用于至少基于熱密度狀況生成所述核跳躍事件的 核跳躍觸發(fā)邏輯，其中所述核跳躍事件包括執(zhí)行核跳躍的請求，并且其中所述核跳躍機構 禁止所述核跳躍事件包括所述核跳躍機構拒絕執(zhí)行所述核跳躍的所述請求。
8.如權利要求7所述的設備，其中所述核跳躍機構基于在所述未來間隔所述多個處理 器核的所述未來活動確定核跳躍是否有效包括確定所述多個處理器核的所述未來活動是 否指示用于減輕所述熱密度狀況的核跳躍是可行的。
9.如權利要求1所述的設備，其中所述多個核、所述預測機構和所述核跳躍機構包含 在微處理器中，所述微處理器耦合到存儲器，其中所述存儲器選自由動態(tài)隨機存取存儲器 (DRAM)、雙倍數(shù)據(jù)速率(DDR) RAM和靜態(tài)隨機存取存儲器(SRAM)組成的組。
10.一種設備，包括處理器，所述處理器包括多個核；耦合到所述多個核的核跳躍邏輯，用于觸發(fā)核跳躍請求；耦合到所述多個核的預測邏輯，用于預測在下一個間隔所述多個核的活動；以及耦合到所述核跳躍邏輯和所述預測邏輯的核跳躍管理器邏輯，所述核跳躍管理器邏輯 響應于所述核跳躍管理器確定在所述下一個間隔所述多個核的所述活動指示核跳躍是無 效的而拒絕所述核跳躍請求。
11.如權利要求10所述的設備，其中用于觸發(fā)核跳躍請求的所述核跳躍邏輯基于熱密 度狀況。
12.如權利要求11所述的設備，其中所述多個核的所述活動包括在所述下一個間隔期間聚合活動模式的預測的駐留期。
13.如權利要求12所述的設備，其中所述多個核包括N個核，并且多種可能的活動模 式包括21中模式，并且其中所述聚合活動模式包括對于減輕所述熱密度狀況可行的所述2N 種活動模式的子集。
14.如權利要求13所述的設備，其中所述核跳躍管理器確定在所述下一個間隔所述多 個核的所述活動指示核跳躍是無效的包括所述核跳躍管理器確定對于減輕所述熱密度狀 況可行的所述2N種活動模式的所述子集的所述預測的駐留期不超過閾值駐留期。
15.如權利要求14所述的設備，其中響應于所述核跳躍請求，所述核跳躍管理器響應 于所述核跳躍管理器確定在所述下一個間隔所述多個核的所述活動指示核跳躍是有效的 而啟動核跳躍以減輕所述熱密度狀況，并且其中所述核跳躍管理器確定在所述下一個間隔 所述多個核的所述活動指示核跳躍是有效的包括所述核跳躍管理器確定對于減輕所述熱 密度狀況可行的所述2N種活動模式的所述子集的所述預測的駐留期超過所述閾值駐留期。
16.如權利要求14所述的設備，其中所述核跳躍管理器響應于所述核跳躍請求啟動核 跳躍以減輕所述熱密度狀況包括所述核跳躍管理器確定最佳活動模式以減輕所述熱密度 狀況；以及至少啟動所述核跳躍以獲得所述最佳活動模式。
17.如權利要求10所述的設備，其中所述多個核、所述核跳躍邏輯、所述預測邏輯和所 述核跳躍管理器邏輯包含在微處理器中，所述微處理器耦合到存儲器，其中所述存儲器選 自由動態(tài)隨機存取存儲器(DRAM)、雙倍數(shù)據(jù)速率(DDR) RAM和靜態(tài)隨機存取存儲器(SRAM) 組成的組。
18.一種方法，包括預測在未來間隔期間處理器上的多個核的閑置-活動表示的預測的駐留期；接收核跳躍請求；確定在所述未來間隔期間所述多個核的所述閑置-活動表示的所述預測的駐留期是 否大于駐留期閾值；響應于所述核跳躍請求，響應于確定在所述未來間隔期間所述閑置-活動表示的所述 預測的駐留期大于所述駐留期閾值而執(zhí)行核跳躍；以及響應于所述核跳躍請求，響應于確定在所述未來間隔期間所述閑置-活動表示的所述 預測的駐留期不大于所述駐留期閾值而不執(zhí)行所述核跳躍。
19.如權利要求18所述的方法，其中所述閑置-活動表示包括全部數(shù)量的可能的閑 置-活動模式中的第一數(shù)量的閑置-活動模式的第一聚合，其中確定所述第一數(shù)量的閑 置-活動模式對于核跳躍是有效的。
20.如權利要求19所述的方法，其中確定所述第一數(shù)量的閑置-活動模式對于核跳躍 是有效的是基于權衡與執(zhí)行所述核跳躍相關聯(lián)的時間代價以及與執(zhí)行所述核跳躍相關聯(lián) 的熱密度增益的策略。
21.如權利要求20所述的方法，其中權衡與執(zhí)行所述核跳躍相關聯(lián)的所述時間代價以 及與執(zhí)行所述核跳躍相關聯(lián)的所述熱密度增益的所述策略包括用于將所述全部數(shù)量的可 能的閑置-活動模式分為以下三組的策略所述第一數(shù)量的閑置-活動模式，這響應于所述 第一數(shù)量的閑置-活動模式與核跳躍可行性相關聯(lián)而進行；所述全部數(shù)量的閑置活動模式 中的第二數(shù)量的閑置活動模式，這響應于所述第二數(shù)量的閑置活動模式與最小熱密度增益相關聯(lián)而進行；以及所述全部數(shù)量的閑置活動模式中的第三數(shù)量的閑置活動模式，這響應 于所述第三數(shù)量的閑置活動模式與核跳躍不可行性相關聯(lián)而進行。
22.如權利要求18所述的方法，還包括響應于熱密度狀況生成所述核跳躍請求。
23.如權利要求18所述的方法，其中所述駐留期閾值可由特權級實體動態(tài)地調整。
24.一種包括程序代碼的計算機可讀介質，所述程序代碼在由機器執(zhí)行時將執(zhí)行如權 利要求18所述的方法。
25.一種設備，包括用于執(zhí)行如權利要求18所述的方法的部件。
26.一種設備，包括多個核；以及耦合到所述多個核的功率機構，所述功率機構用于接收使所述多個核中的核進入請求 的功率狀態(tài)的請求，預測預測的功率狀態(tài)，并基于所述功率機構的預測精度為所述核選擇 所述預測的功率狀態(tài)。
27.如權利要求沈所述的設備，其中所述功率機構基于所述功率機構的預測精度為所 述核選擇所述預測的狀態(tài)包括所述功率機構響應于所述功率機構的預測精度超過精度閾 值而為所述核選擇所述預測的功率狀態(tài)，并且其中所述功率機構還響應于所述功率機構的 預測精度沒有超過精度閾值而為所述核選擇所述請求的功率狀態(tài)。
28.如權利要求27所述的設備，其中所述功率機構預測所述預測的功率狀態(tài)包括所述 功率機構基于在一定間隔內測量的閑置持續(xù)時間預測所述預測的功率狀態(tài)。
29.如權利要求觀所述的設備，其中所述功率機構基于在所述間隔期間測量的閑置持 續(xù)時間預測所述預測的功率狀態(tài)包括所述功率機構響應于在所述間隔內所述測量的閑置 持續(xù)時間超過均衡持續(xù)時間而增加預測的閑置持續(xù)時間，并響應于在所述間隔內所述測量 的閑置持續(xù)時間沒有超過所述均衡持續(xù)時間而減小所述預測的閑置持續(xù)時間。
30.如權利要求四所述的設備，其中所述功率機構還確定所述功率機構的預測精度。
31.如權利要求30所述的設備，其中所述功率機構還確定所述功率機構的預測精度包 括所述功率機構響應于在所述間隔內所述測量的閑置持續(xù)時間超過所述均衡持續(xù)時間并 且所述預測的閑置持續(xù)時間對應于長閑置持續(xù)時間而增加所述預測精度；響應于在所述間 隔內所述測量的閑置持續(xù)時間超過所述均衡持續(xù)時間并且所述預測的閑置持續(xù)時間對應 于短閑置持續(xù)時間而減小所述預測精度；響應于在所述間隔內所述測量的閑置持續(xù)時間沒 有超過所述均衡持續(xù)時間并且所述預測的閑置持續(xù)時間對應于所述短閑置持續(xù)時間而增 加所述預測精度；響應于在所述間隔內所述測量的閑置持續(xù)時間沒有超過所述均衡持續(xù)時 間并且所述預測的閑置持續(xù)時間對應于所述長閑置持續(xù)時間而減小所述預測精度。
32.如權利要求沈所述的設備，其中所述多個核和所述功率機構包含在微處理器中， 所述微處理器耦合到存儲器，其中所述存儲器選自由動態(tài)隨機存取存儲器(DRAM)、雙倍數(shù) 據(jù)速率(DDR) RAM和靜態(tài)隨機存取存儲器(SRAM)組成的組。
33.一種設備，包括多個核；耦合到所述多個核中的核的預測邏輯，所述預測邏輯用于至少基于在一定間隔內所述 多個核中的核的閑置持續(xù)時間預測預測的低功率狀態(tài)；預測精度邏輯，用于確定所述預測邏輯的預測精度；以及耦合到所述預測邏輯的功率控制邏輯，用于接收來自軟件實體的請求的低功率狀態(tài)以 及來自所述預測邏輯的預測的低功率狀態(tài)，其中所述功率控制邏輯響應于所述預測精度大 于閾值精度而為所述核選擇所述預測的低功率狀態(tài)，并響應于所述預測精度不大于所述閾 值精度而為所述核選擇所述請求的低功率狀態(tài)。
34.如權利要求33所述的設備，其中用于至少基于核的閑置持續(xù)時間預測預測的低功 率狀態(tài)的所述預測邏輯包括閑置持續(xù)時間邏輯，用于確定在所述間隔內所述核的閑置持續(xù)時間；耦合到所述閑置持續(xù)時間邏輯的均衡邏輯，所述均衡邏輯響應于所述閑置持續(xù)時間超 過均衡持續(xù)時間而確定所述閑置持續(xù)時間是長持續(xù)時間，并響應于所述閑置持續(xù)時間沒有 超過所述均衡持續(xù)時間而確定所述閑置持續(xù)時間是短持續(xù)時間；以及耦合到所述均衡邏輯的預測狀態(tài)邏輯，基于所述均衡邏輯響應于所述閑置持續(xù)時間超 過所述均衡持續(xù)時間確定所述閑置持續(xù)時間是長持續(xù)時間并響應于所述閑置持續(xù)時間沒 有超過所述均衡持續(xù)時間確定所述閑置持續(xù)時間是短持續(xù)時間，所述預測狀態(tài)邏輯確定所 述預測的低功率狀態(tài)。
35.如權利要求34所述的設備，其中所述閑置持續(xù)時間邏輯包括用于對在所述間隔內 所述核的閑置持續(xù)時間計數(shù)的計數(shù)邏輯，并且所述均衡邏輯包括用于比較所述閑置持續(xù)時 間和所述均衡持續(xù)時間的比較邏輯。
36.如權利要求35所述的設備，其中所述預測狀態(tài)邏輯包括狀態(tài)機，用于響應于所述均衡邏輯確定所述閑置持續(xù)時間是長持續(xù)時間而移到較長的 預測閑置狀態(tài)，并響應于所述均衡邏輯確定所述閑置持續(xù)時間是短持續(xù)時間而移到較短的 預測閑置狀態(tài)；以及存儲元件，用于存儲基于所述較長的預測閑置狀態(tài)或所述較短的預測閑置狀態(tài)的所述 預測的低功率狀態(tài)的表示。
37.如權利要求34所述的設備，其中用于確定所述預測邏輯的預測精度的所述預測精 度邏輯包括間隔邏輯，用于確定包括所述間隔在內的間隔總數(shù)；耦合到所述均衡邏輯和所述預測狀態(tài)邏輯的精度確定邏輯，所述精度確定邏輯基于由 所述預測狀態(tài)邏輯之前在所述間隔總數(shù)內預測的之前預測的低功率狀態(tài)結合均衡邏輯在 所述間隔總數(shù)內確定長持續(xù)時間以及確定短持續(xù)時間而確定所述間隔總數(shù)中的準確間隔 的數(shù)量；以及精度邏輯，用于基于所述間隔總數(shù)中的所述準確間隔的數(shù)量確定所述預測精度。
38.如權利要求37所述的設備，其中所述間隔邏輯包括用于對所述間隔總數(shù)計數(shù)的計 數(shù)邏輯，并且所述精度邏輯包括用于根據(jù)所述準確間隔的數(shù)量除以所述間隔總數(shù)確定所述 預測精度的算術邏輯。
39.如權利要求38所述的設備，其中所述精度確定邏輯包括比較邏輯，用于將在所述 間隔總數(shù)內的之前預測的低功率狀態(tài)的表示與在所述間隔總數(shù)內的長持續(xù)時間或短持續(xù) 時間的對應表示進行比較；以及計數(shù)邏輯，用于對所述間隔總數(shù)中的所述準確間隔的數(shù)量 進行計數(shù)。
40.如權利要求33所述的設備，其中所述多個核和所述功率機構包含在微處理器中，所述微處理器耦合到存儲器，其中所述存儲器選自由動態(tài)隨機存取存儲器(DRAM)、雙倍數(shù) 據(jù)速率(DDR) RAM和靜態(tài)隨機存取存儲器(SRAM)組成的組。
41.一種方法，包括在處理器的預測硬件中確定核的預測的功率狀態(tài)； 確定所述預測硬件的預測精度； 從軟件實體接收為核請求的功率狀態(tài)；響應于所述預測精度小于閾值精度而為所述核選擇所述請求的功率狀態(tài)；以及 響應于所述預測精度不小于所述閾值精度而為所述核選擇所述預測的功率狀態(tài)。
42.如權利要求41所述的方法，還包括 確定在一定間隔內所述核的閑置持續(xù)時間；以及確定在所述間隔內所述核的所述閑置持續(xù)時間是否超過均衡閾值。
43.如權利要求42所述的方法，其中在所述處理器的預測硬件中確定所述核的預測的 功率狀態(tài)包括在所述預測硬件中，響應于確定在所述間隔內所述核的閑置持續(xù)時間超過所述均衡閾 值而確定較長的預測閑置狀態(tài)；在所述預測硬件中，響應于確定在所述間隔內所述核的閑置持續(xù)時間超過所述均衡閾 值而確定比之前預測的閑置狀態(tài)短的預測閑置狀態(tài)；以及基于響應于確定在所述間隔內所述核的閑置持續(xù)時間超過所述均衡閾值的比之前預 測的閑置狀態(tài)長的預測閑置狀態(tài)以及響應于確定在所述間隔內所述核的閑置持續(xù)時間超 過所述均衡閾值的所述較短的預測閑置狀態(tài)，為所述核確定所述預測的功率狀態(tài)。
44.如權利要求43所述的方法，還包括響應于確定在所述間隔內所述核的閑置持續(xù)時 間而確定總間隔計數(shù)，其中確定所述預測硬件的預測精度包括響應于在所述預測硬件中響應于確定在所述間隔內所述核的閑置持續(xù)時間超過所述 均衡閾值而確定較長的預測閑置狀態(tài)，響應于所述之前預測的閑置狀態(tài)指示長預測閑置狀態(tài)而將準確間隔計數(shù)遞增，并且 響應于所述之前預測的閑置狀態(tài)指示短預測閑置狀態(tài)而將所述準確間隔計數(shù)遞減； 響應于在所述預測硬件中響應于確定在所述間隔內所述核的閑置持續(xù)時間超過所述 均衡閾值而確定較短的預測閑置狀態(tài)，響應于所述之前預測的閑置狀態(tài)指示短預測閑置狀態(tài)而將準確間隔計數(shù)遞增，并且 響應于所述之前預測的閑置狀態(tài)指示長預測閑置狀態(tài)而將所述準確間隔計數(shù)遞減；以及基于所述準確間隔計數(shù)和所述總間隔計數(shù)確定所述預測精度。
45.一種包括程序代碼的計算機可讀介質，所述程序代碼在由機器執(zhí)行時將執(zhí)行如權 利要求41所述的方法。
46.一種設備，包括用于執(zhí)行如權利要求41所述的方法的部件。
全文摘要
本文描述用于避免無效核跳躍以及提供硬件輔助的功率狀態(tài)選擇的設備和方法。預測核的未來閑置-活動。如果預測到有效核跳躍場景的活動模式的駐留期足夠大，那么確定核有效并且得到允許。但是，如果預測到有效活動模式駐留的時間不夠長，即預測到無效模式駐留的時間較長，那么拒絕核跳躍請求。因此，設計者可實現(xiàn)避免核跳躍的策略，該策略針對執(zhí)行核跳躍的代價(例如，核跳躍的時間代價)權衡核跳躍的潛在增益(例如，減輕核跳躍狀況)。單獨地，可在硬件中預測與核的硬件功率狀態(tài)相關聯(lián)的閑置持續(xù)時間。此外，確定閑置持續(xù)時間預測的精度。一旦接收到使核進入某個功率狀態(tài)的請求，功率管理單元便可選擇硬件預測的功率狀態(tài)(如果精度足夠高的話)或利用請求的功率狀態(tài)(如果硬件預測的精度不夠高的話)。
文檔編號G06F9/50GK102110025SQ20101062517
公開日2011年6月29日 申請日期2010年12月24日 優(yōu)先權日2009年12月28日
發(fā)明者J·H·克拉福德, J·J·宋 申請人:英特爾公司