專利名稱：用于多核芯片上系統(tǒng)(soc)的接口邏輯的制作方法
技術領域：
本發(fā)明涉及用于多核芯片上系統(tǒng)(SOC)的接口邏輯。
背景技術：
隨著半導體技術演進，更大數(shù)量的功能性能結合在單個半導體管芯上。盡管以前 可能已存在單獨的集成電路來提供例如處理功能、控制功能、接口功能等不同功能，但現(xiàn)代 半導體能夠將例如這些功能的多個功能結合在單個集成電路中。此趨勢的佐證是數(shù)量持續(xù)增加的可用的芯片上系統(tǒng)(SoC)裝置。這些單管芯集成 電路(IC)包括例如處理電路、接口電路、專用功能電路等多種電路。因此，能夠以更少數(shù) 量的裝置來實現(xiàn)例如移動終端、網(wǎng)本(netbook)等等便攜式裝置和嵌入式裝置。此趨勢在 處理器技術中也是顯而易見的，因為現(xiàn)代處理器能夠在單個封裝中包含多個核，例如雙核、 四核以及多核實現(xiàn)是容易可用的。一般，SoC包括單核處理器，這能在它們的效用上給出限 制。

發(fā)明內容
本發(fā)明提供一種設備，包括芯片上系統(tǒng)(SoC)，其包括第一核和第二核；接口邏 輯，耦合到所述第一核和所述第二核，所述接口邏輯包括防火墻邏輯、總線邏輯和測試邏 輯；芯片組邏輯，耦合到所述接口邏輯，并且包括提供用于與耦合到所述SoC的存儲器通信 的存儲器控制器；以及虛擬防火墻邏輯，耦合在所述芯片組邏輯和所述第二核之間，其中所 述第二核能在正常操作期間禁用以提供用于單核SoC。本發(fā)明還提供一種方法，包括在包括至少第一核和第二核的芯片上系統(tǒng)(SoC) 的接口邏輯中，接收來自所述第一核的熔絲(fuse)信號以及來自所述SoC的芯片組邏輯的 跨接(strap)信號；確定所述熔絲信號和所述跨接信號中的至少一個是否被斷言；以及如 果是如此，則禁用所述SoC的所述第二核以在所述SoC的正常操作期間阻止所述第二核的 操作。本發(fā)明還提供一種系統(tǒng)，包括芯片上系統(tǒng)(SoC)，其包括第一核和第二核、耦合 到所述第一核和所述第二核的接口邏輯、芯片組邏輯以及虛擬防火墻邏輯，所述接口邏輯 包括防火墻邏輯、總線邏輯和測試邏輯，所述芯片組邏輯耦合所述接口邏輯并包括圖形控 制器和提供用于與耦合到所述SoC的存儲器通信的存儲器控制器，所述虛擬防火墻邏輯耦 合在所述芯片組邏輯和所述第二核之間，其中所述第二核能夠在正常操作期間禁用以提供 用于單核SoC ；以及動態(tài)隨機存取存儲器(DRAM)，耦合到所述SoC。


圖1是根據(jù)本發(fā)明的一個實施例的芯片上系統(tǒng)(SoC)的框圖。圖2是根據(jù)本發(fā)明一實施例的執(zhí)行總線解析(resolution)的邏輯的示意圖。圖3是根據(jù)本發(fā)明的一實施例的測試邏輯的框圖。
圖4是根據(jù)本發(fā)明的一個實施例的方法的流程圖。圖5是根據(jù)本發(fā)明的一個實施例的系統(tǒng)的框圖。
具體實施例方式在多種實施例中，多核芯片上系統(tǒng)(SoC)可提供有連接一個或多個集成的核(本 文也稱為中央處理單元(CPU))的接口邏輯，以及提供有集成的存儲器控制器和關聯(lián)的輸 入/輸出(10)緩沖器。在一個實施例中可以是一對核的CPU經(jīng)由內部前端總線(FSB)互 連而耦合到SoC的其余部分。接口邏輯還提供用于作為單核配置(除雙核之外)的功能 和測試訪問以用于實現(xiàn)市場和高容量制造(HVM)的靈活性。在一個實施例中，接口邏輯組 件能將兩個CPU與SoC中的其他芯片組邏輯(例如北橋控制器)連接。接口邏輯能夠熔合 (fuse)成支持單核或雙核產品底座保持單元(product stock keeping unit) (SKU)。在一個實施例中，接口邏輯因此可以用于將雙核CPU iFSB(內部前端總線)接口 解析成單核iFSB以用于與芯片組邏輯(例如與具有存儲器控制器功能性的北橋組件對應 的組件)通信。此外，該邏輯還提供適應雙核CPU測試設計(DFX)的防火墻和接口以及虛 擬地切除(chop)核之一(例如CPU1)的防火墻。該邏輯還可以提供用于從芯片組邏輯到 CPU上的獨立POC總線的通電配置(POC)覆蓋的接口，以及用于從芯片組邏輯到CPU上的 獨立DAT總線的直接訪問測試(DAT)覆蓋的接口。更進一步，接口邏輯還路由要求核電壓 (Vcc)與SoC電壓(Vrm)之間電平轉變的所有信號?，F(xiàn)在參考圖1，其中示出根據(jù)本發(fā)明的一個實施例的芯片上系統(tǒng)(SoC)的框圖。 如圖1中所示，SoC 100可以在單個半導體管芯上實現(xiàn)。在圖1中所示的實施例中，存在 雙核處理器110，其包括第一 CPU11%和第二 CPU 1151。此外，每個CPU具有各自的鎖相環(huán) (PLL)IlS0和IlS1，其可以用于生成核要使用的多種時鐘信號。正如所見到的，多種互連將處理器110耦合到SoC的其他組件。每個CPU可以通 過多種互連與接口邏輯120通信，所述多種互連包括內部前端總線(iFSB)、直接訪問測試 (DAT)互連和遺留IO(LIO)路徑。除了通電配置(POC)信號外，相似FSB和測試路徑可從接 口邏輯120耦合到每個CPU。注意，在圖1的實施例中，CPUl的組件的陰影指示此處理器能 夠配置成在給定系統(tǒng)實現(xiàn)中被禁用(例如，被虛擬地切除)。以此方式，公共掩模組(mask set)和單次制造過程能用于由單個晶圓來制造SoC，并且能夠根據(jù)客戶需求(和價格水平) 來啟用一個或多個CPU。如圖1中進一步所示，接口邏輯120包括在處理器110與SoC的其他組件(包括 芯片組邏輯130)之間提供接口的多種邏輯組件，在一個實施例中芯片組邏輯130可以包括 多種接口和控制邏輯，包括圖形邏輯134和存儲器控制器136，存儲器控制器136可提供用 于與耦合到SoC的存儲器(例如動態(tài)隨機存取存儲器(DRAM))的通信。如圖1中進一步 所見的，芯片組邏輯130還包括經(jīng)由電平轉變器1323和13 的芯片電平功能，電平轉變器 1328和13\用于執(zhí)行到/從CPU電平電壓(S卩，VCC)和芯片組邏輯電壓(即，Vffl)的電壓 轉換。在多種實施例中，芯片組邏輯130可以具有至例如系統(tǒng)存儲器南橋的芯片外組件的 接口或至外圍裝置的其他接口。正如所見到的，接口邏輯120包括總線邏輯122，其處理多種組合邏輯以經(jīng)由第一 互連125來接口芯片組邏輯130與接口邏輯120之間的信號以及準備那些信號以用于經(jīng)由互連114向處理器110傳達。此外，接口邏輯120還包括實現(xiàn)多種DFX控制的DFX邏輯124， DFX控制能夠傳達到處理器110和芯片組邏輯130。接口邏輯120還包括防火墻邏輯126， 其在測試模式期間和功能操作期間執(zhí)行防火墻操作以虛擬地切除CPU IlS1 (如果這樣配置 的話)。換言之，此虛擬切除將雙核CPU轉換成單核CPU，這能使用用于產品區(qū)別化或用于 測試的熔絲(fuse)來完成。使用防火墻模式，每個核能夠作為單個CPU來獨立地測試，一 次任一個核(例如CPUO或CPU1)或兩個核能夠并行運行相同的測試(作為單個核)。注意 這是用于HVM目的的防火墻邏輯126的另一個功能。這不同于虛擬切除，因為它是測試模 式(非功能模式)，使得兩個CPU能夠并行地執(zhí)行相同的測試，好像每個核是單個核。SoC 100中各處還存在附加的接口邏輯。正如所見到的，芯片組邏輯130與處理 器110之間駐留單獨的虛擬防火墻邏輯138。此單獨的邏輯可以使用不同的供電井(power well)，并因此示出為不同的邏輯單元，但是在功能上來說，可以將其視為防火墻邏輯126 的部分。此外，多種輸入/輸出(IO)接口可以將某些組件耦合到芯片外鏈路。正如所見 到的，每個核可分別具有單獨的IO接口 145和150。更進一步的是，公共IO接口 140也可 以將處理器110耦合到芯片外。還有另一個公共IO接口 155可以啟用芯片外組件與接口 邏輯120與CPU115之間的通信路徑。雖然在圖1的實施例中示出為包括雙核處理器的這 種特定實現(xiàn)，但是要理解本發(fā)明的范圍在此方面中不受限制，在其他實現(xiàn)中，可以存在包括 多于兩個核的多核處理器，其中這些核的一個或多個可配置成針對給定的系統(tǒng)配置而被虛 擬地切除。為了執(zhí)行雙核FSB解析功能，每個CPU包含邏輯0R，該邏輯OR具有它自己的反饋 信號(在單核和雙核操作中)。對于雙核模式，能夠由接口邏輯來提供來自第二(即另一 個)核和芯片組邏輯的iFSB接口信號的邏輯AND-0R。以此方式，每個CPU預期見到從芯片 組邏輯和另一個CPU對它驅動的信號以及它為FSB等效信號而驅動的信號。當不活動時， 預期iFSB上來自CPU和芯片組邏輯的所有信號均驅動零。因為CPU在不活動時缺省為不 驅動零，所以這轉而由接口邏輯為CPU實現(xiàn)。在一些實施例中，沒有位于接口邏輯中的順序 邏輯(其可能影響測試訪問模式)，并且CPU時鐘不通過接口邏輯來路由?，F(xiàn)在參考圖2，其中示出根據(jù)本發(fā)明的實施例執(zhí)行FSB解析的邏輯的示意圖。如 圖2中所示，邏輯200可結合為接口邏輯120的部分，例如結合為總線邏輯122的部分。一 般，邏輯200可用于執(zhí)行組合操作以實現(xiàn)如上所述的邏輯AND-0R。確切地來說，正如所見到 的，可以耦合第一級的AND邏輯21(^-21 以接收來自對應的核(或芯片組組件)的輸出信 號和對應的核的輸出防火墻信號。正如所見到的，可以在獨立的邏輯塊205中生成輸出防 火墻信號。注意圖2僅對于芯片組元件示出一個此類塊，但對于兩個核存在類似邏輯。正 如所見到的，此邏輯塊接收防火墻信號連同功能啟用信號，該功能啟用信號可以是地址啟 用信號，其輸出用作輸入到對應的AND邏輯210的輸出防火墻信號。仍然參考圖2，AND邏輯210的輸出可組合地耦合到第二級OR邏輯220。-2202，然 后第二級OR邏輯220。-2202又向第三級AND邏輯230。_2302提供輸出，第三級AND邏輯用 于組合OR邏輯220的輸出和對應的輸入防火墻信號。將來自AND邏輯230的對應的輸出 發(fā)送到標識的核(或芯片組)，其由此用作來自其他核或芯片組邏輯的接口信號的邏輯AND OR。正如所描述的，一些實施例還能夠啟用虛擬切除。虛擬核切除(VC)是指使雙核處理器看上去如同單核處理器而不物理更改硅的能力。為了生產部件和為了調試的目的，能 夠啟用此特征。SoC可以配置成操作為單核產品，有或沒有供電施加到CPU之一(該切除的 CPU在本文稱為CPU1)。但是在此模式中，供電選項不可用作為CPU開關。此控制能夠經(jīng)由 能夠由SoC實現(xiàn)的封裝/主板解決方案來進行。當為了虛擬切除而由SoC去除供電時，供 電從CPUl以及相關的組件(如IOPLLl和LGI_C0RE1)去除。在一個實施例中，當保持施加 供電的情況下切除CPUl以最小化功耗時，CPUO禁用至CPUl的時鐘。對于單核切除，一般到CPUl的幾乎每個輸入和輸出信號均被防火墻隔離。下文注 解防火墻例外(exception)。當VC指示符是活動時，對未使用的CPUl進行防火墻隔離的輸 入/輸出信號被強制為“O”(不活動)。在一個實施例中，對于CPUl VC的防火墻信號例外 可以包括以下信號P0WERG00D，其首先使此信號能夠被取消斷言(deassert)以允許環(huán)形 振蕩器時鐘清除CPUl上的競用。但是，后來斷言(assert)P0WERG00D以停止環(huán)形振蕩器以 節(jié)省功率。信號CPU1<->LGI_C0RE1是另一個例外，因為LGI_C0RE1也將使供電被去除，或 在VC模式中禁用時鐘。另一個信號CPU1<->I0PLL1是另一個例外，因為IOPLLl將使供電 被去除，或在VC模式中禁用時鐘。此外，包含核時鐘信號和RESET的某些模擬信號可以是 來自防火墻的例外。在一個實施例中，有兩種方式能夠啟用CPUl虛擬切除。首先，CPUO熔絲內的熔絲 設置啟用CPUl VC0可以發(fā)送此VC熔絲信號的兩個版本，一個發(fā)送到接口邏輯120以及另 一個發(fā)送到虛擬防火墻邏輯138。其次，能夠使用來自芯片組邏輯130的信號(例如引腳 跨接(pin strap)信號)以實現(xiàn)CPUl VC的可選啟用。此跨接信號的第二版本從邏輯130 發(fā)送到虛擬防火墻邏輯138。VC引腳跨接在PWR0K/CPUPWRG00D斷言之后的幾個周期將是 有效的。在一個實現(xiàn)中，該信號可以缺省為被禁用，以使第二 CPU被啟用。在一個實施例中，能夠將兩個VC啟用選項“OR”在一起以創(chuàng)建防火墻單元 (firewall cell)啟用信號。以此方式，它們具有相同的優(yōu)先級。要時鐘禁用虛擬切除的 CPU1，可能發(fā)生以下操作。首先，并行熔絲變?yōu)橛行?，將VC熔絲啟用施加到接口邏輯130和 虛擬防火墻邏輯138。然后，取消斷言PWRG00D，環(huán)形振蕩器時鐘運行以清除CPUl的競用。 PffRGOOD斷言并停止環(huán)形振蕩器。最后，虛擬防火墻邏輯138中VC指示符與RESET信號組 合以禁用CPUl時鐘。注意當RESET取消斷言以及VC被啟用時，(( RESET AND(VC熔絲 ORVC跨接))將啟用到CPUl的DEEPSLEEP信號。斷言的DEEPSLEEP信號將禁用到CPUl的 時鐘。DFX邏輯124還可以作為接口邏輯120的部分來提供，DFX邏輯IM可以用于啟用 雙核測試和調試并經(jīng)由與功能信號的復用將測試引腳和路由減到最少。邏輯1 可以提供 DFX防火墻以允許同時且獨立地測試CPU和SoC邏輯。該防火墻用于將CPU輸入/輸出信 號保持為邏輯“0”，以便在CPUO、CPUl與芯片組邏輯塊之間抑制測試期間可能發(fā)生的任何 信號切換。這通過活動信號與限定器(qualifier)信號的邏輯AND來實現(xiàn)。在一個實施例 中，能夠定義CPU JTAG跨接信號來啟用接口邏輯130中的DFX防火墻。例如，JTAG跨接從 CPUl輸出并輸入到接口邏輯130，并且能夠用于在接口邏輯130中對CPUl的輸出進行防火 墻隔尚。對于某些測試模式，例如，使用)(DP板連接器，某些)(DP模式可用于斷點監(jiān)視(BPM) 或其他調試測試引腳或虛擬切除情況下從CPU到ITP-XDP的控制輸出。確切地來說，當CPUO
7和CPUl的BPM引腳在主板上被連線OR(Wire-OR)且CPUl被虛擬切除時，可能出現(xiàn)問題，因 為斷電的BPM_CPU1弓丨腳中的靜電放電(ESD) 二極管將電壓拉到地，并且連線OR將不起作 用。根據(jù)》)P連接器的類型，能夠提供解決此問題的不同模式。在第一模式中，即小)(DP或共享BPM模式中，COREl BPM輸出與COREO BPM輸出進 行OR。COREO BPM輸入去到兩個核。在虛擬切除模式中COREl BPM輸入和輸出被AND防火 墻隔離。DFX模式中，COREl BPM輸出被AND防火墻隔離。小)(DP可以是缺省模式，并且僅 COREO BPM焊盤(pad)用于此共享的BPM模式。在第二模式中，即大)(DP或獨立BPM模式中，COREO BPM輸入/輸出僅連接到 COREO0 COREIBPM輸入/輸出僅連接到COREl。大)(DP模式能夠通過核中的聯(lián)合測試行動 小組(JTAG)跨接信號來啟用。提供此跨接信號以在XDP模式之間進行復用。該跨接信號 在被斷言時啟用大模式。在兩種模式中，在主板上BPM_C0與BPM_C1之間不允許連線 OR(并且因此能夠回收中間代理支持熔絲(mid-agent support fuse))?，F(xiàn)在參考圖3，其中示出根據(jù)本發(fā)明一實施例的測試邏輯的框圖。如圖3中所示， 測試邏輯300可以用于控制小和大)(DP模式中的測試操作。正如所見到的，接口邏輯300 包括輸入邏輯320，在一個實施例中，輸入邏輯320可以是接口邏輯120的DFX邏輯124的 部分。耦合輸入邏輯320以從對應的核31(^和3101接收進入輸出。正如所見到的，這些輸 出的每一個通過對應的防火墻邏輯Sl^l-SlS1來耦合并到達OR門325，其輸出被提供到復 用器330的輸入。正如所見到的，來自31(^的輸出也直接被提供到復用器330的另一個輸 入。根據(jù)測試模式(即小》)P或大》)P)，從這兩個輸入之一選擇來自復用器330的輸出并 將其提供到接口 33 ，其又可耦合到核31(V在一個實施例中，啟用信號ENB對于小XDP模 式可以缺省為處于零，使得復用器330的輸出可以是從OR門325輸出的OR的版本，而在大 )P模式中，可以將來自31(^的輸出提供到接口邏輯33%。正如所見到的，核3風的輸出 也直接去到耦合到核SlO1的接口邏輯335”此外，圖3示出輸出邏輯350，其從到對應核的輸入(即接口邏輯33 和335》接 收輸入，并將選擇的輸出提供到核310lt)正如所見到的，核SlOci直接從接口邏輯33 的輸 出接收其輸入。在輸出邏輯350中，基于模式來控制復用器360以輸出兩個接口輸出信號 之一，該信號經(jīng)由防火墻邏輯355提供到31(^在一個實施例中，啟用信號ENB對于小)(DP 可以缺省為處于零，其中復用器360的輸出來自核33%。在大)(DP模式中，ENB信號可以為 高，從而使復用器360的輸出來自接口邏輯335ρ在一個實施例中，從CPU到接口邏輯130的DAT信號能夠與iFSB信號復用(重 疊)以減少路由選擇。SoC將來自每個CPU的DAT輸出路由到SoC I/O焊盤。以此方式，能 夠去除對CPU鎖步(lock-st印)操作的依賴性。因此，為了減少兩個CPU核之間的窄路由 選擇通道中的路由的數(shù)量，能夠將用于ATPG(掃描)和DAT模式的DFX訪問總線與功能數(shù) 據(jù)總線(即iFSB)復用。在一個實施例中，該復用對于CPU至芯片組邏輯DFX訪問總線在 較低數(shù)據(jù)位上執(zhí)行，對于芯片組邏輯至CPU DFX訪問總線在較高數(shù)據(jù)位上執(zhí)行。圖1中示 出DFX訪問總線復用的基本拓撲。假定ATPG和DAT模式均是互相排他性的，即這些測試模 式將從不并行執(zhí)行，但是兩個CPU核均能夠同時進入相同的測試模式。現(xiàn)在參考圖4，其中示出根據(jù)本發(fā)明的一個實施例的方法的流程圖。如圖4中所 示，根據(jù)本發(fā)明的一實施例，可使用方法400來控制SoC的雙核或單核模式中的操作。如圖
84中所示，方法400可以通過在初始化期間對SoC的多個核上電開始。此類上電使得能夠執(zhí) 行多種測試以確保兩個處理器都能夠接收供電以及初始化正確地進行。控制然后進行到菱形框420，其中，例如，SoC的接口邏輯可能從第一核接收熔絲 信號或從芯片組邏輯接收跨接信號。如果不是這樣，這指示SoC配置用于雙核模式。相應 地，控制轉到框430，其中可以保持兩個核的供電和操作。相反如果確定在接口邏輯中接收 到這些信號中的至少一個，則控制可轉到框440，其中可以發(fā)送控制信號以禁用第二核。確 切地來說，可設置虛擬切除指示符以指示將不使用第二核。能夠實現(xiàn)禁用此核的多種方式。 例如，能夠阻止對該核施加供電。以此方式，可以實現(xiàn)功率節(jié)省。相應地，在菱形框450，可 以確定是否要對第二核提供供電。如果不提供，則禁用該核并且可繼續(xù)進行另一個核的正 常操作。但是，如果要對兩個核施加供電，則控制轉到框460，其中可以禁用第二核的時鐘信 號從而阻止它的操作。雖然在圖4的實施例中以此特定實現(xiàn)來示出，但是應理解，本發(fā)明的 范圍在此方面中不受限制。SoC能夠在多種不同系統(tǒng)中使用。作為一個特定示例，根據(jù)本發(fā)明實施例的SoC能 夠結合到例如筆記本計算機的計算機系統(tǒng)中?，F(xiàn)在參考圖5，其中示出根據(jù)本發(fā)明的一個實 施例的系統(tǒng)的框圖。如圖5中所示，系統(tǒng)500可以是網(wǎng)本或其他小形狀因數(shù)(form factor) 計算機。正如所見到的，SoC 510可以是根據(jù)本發(fā)明一實施例的SoC，例如上文關于圖1描 述的SoC。在一個實施例中可以是動態(tài)隨機存取存儲器(DRAM)的存儲器520可以耦合到 SoC 510，因為SoC可以包括集成的存儲器控制器。此外，SoC 510可以耦合到顯示器530，例 如液晶顯示器(IXD)或其他此類顯示器，因為SoC還可以包括圖形功能性。此外，SoC 510 可以耦合到輸入/輸出控制器中心(ICH) 550，輸入/輸出控制器中心(ICH) 550又可以耦合 到多種系統(tǒng)組件(例如閃速存儲器MO)，在一個實施例中，閃速存儲器540可以用作系統(tǒng)的 海量存儲系統(tǒng)，因為其小形狀因數(shù)可以適合于網(wǎng)本或其他小裝置。此外，ICH 550可耦合到 無線接口 560，無線接口 560可以例如經(jīng)由例如Bluetooth 連接、根據(jù)電氣和電子工程師 協(xié)會(IEEE)802. 11或另一個此類標準的無線LAN(WLAN)的局域網(wǎng)(LAN)來啟用通信。此 外，無線接口 560還可以經(jīng)由例如蜂窩通信網(wǎng)絡的廣域網(wǎng)來啟用通信。ICH 550還可以耦合 到一個或多個10裝置570，例如鍵盤、鼠標、指示器或其他用戶接口裝置。雖然在圖5的實 施例中以此特定實現(xiàn)來示出，但是應理解，本發(fā)明的范圍在此方面中不受限制。實施例可在代碼中實現(xiàn)，并且可存儲在其上已存儲指令的存儲媒體上，所述指令 能用于對系統(tǒng)編程以執(zhí)行指令。存儲媒體可以包括但不限于，包括軟盤、光盤、光盤、固態(tài)驅 動器(SSD)、緊致盤只讀存儲器(CD-ROM)、緊致盤可重寫(CD-RW)和磁光盤的任何類型的 盤、例如只讀存儲器(ROM)、隨機存取存儲器(RAM)(例如動態(tài)隨機存取存儲器(DRAM)、靜態(tài) 隨機存取存儲器(SRAM))、可擦除可編程只讀存儲器(EPROM)、閃速存儲器、電可擦除可編 程只讀存儲器(EEPROM)、磁卡或光卡的半導體裝置、或者適用于存儲電子指令的任何其他 類型的媒體。雖然本發(fā)明是參考有限數(shù)量的實施例來描述的，但是本領域技術人員將從其認識 到許多修改和變化。所附權利要求旨在涵蓋落在本發(fā)明的真正精神和范圍內的所有此類修 改和變化。
權利要求
1.一種設備，包括芯片上系統(tǒng)(SoC)，包括第一核和第二核；接口邏輯，耦合到所述第一核和所述第二核，所述接口邏輯包括防火墻邏輯、總線邏輯 和測試邏輯；芯片組邏輯，耦合到所述接口邏輯，并且包括提供用于與耦合到所述SoC的存儲器通 信的存儲器控制器；以及虛擬防火墻邏輯，耦合在所述芯片組邏輯和所述第二核之間，其中所述第二核能在正 常操作期間禁用以提供用于單核SoC。
2.如權利要求1所述的設備，其中所述總線邏輯要在所述接口邏輯與所述芯片組邏輯 之間耦合的互連的第一集合上重疊來自所述第一和第二核的總線信號和直接訪問測試信 號。
3.如權利要求2所述的設備，其中所述芯片組邏輯要在所述芯片組邏輯與所述接口邏 輯之間耦合的互連的第二集合上重疊到所述第一和第二核的總線信號和直接訪問測試信號。
4.如權利要求2所述的設備，其中所述總線邏輯還要接收并組合來自所述第一和第 二核以及所述芯片組邏輯的輸出以及用于所述第一和第二核和所述芯片組邏輯的防火墻 輸出，以及將多個組合的輸出信號之一提供到所述芯片組邏輯和所述第一和第二核的每一 個。
5.如權利要求1所述的設備，其中所述測試邏輯要接收用于所述第一核的第一測試信 號和用于所述第二核的第二測試信號，并在第一模式中將所述第一測試信號提供到所述第 一核和所述第二核，以及在第二測試模式中將第一測試信號提供到所述第一核以及將所述 第二測試信號提供到所述第二核。
6.如權利要求1所述的設備，其中所述接口邏輯要接收來自所述第一核的熔絲信號和 來自所述芯片組邏輯的跨接信號，并基于所述熔絲信號和所述跨接信號來選擇性地禁用所 述第二核。
7.如權利要求6所述的設備，其中所述接口邏輯要將所述熔絲信號與所述跨接信號組 合以生成禁用信號來選擇性地禁用所述第二核。
8.如權利要求6所述的設備，其中所述虛擬防火墻邏輯要接收所述熔絲信號和所述跨 接信號并基于所述熔絲信號和所述跨接信號來選擇性地禁用所述第二核。
9.如權利要求1所述的設備，其中所述第二核要在初始化期間上電，并且在所述初始 化之后所述第二核要被選擇性地禁用。
10.如權利要求1所述的設備，其中當所述第二核禁用時要對所述第二核施加供電，并 且所述第一核要禁用到所述第二核的時鐘信號。
11.如權利要求1所述的設備，其中當所述第二核禁用時不對所述第二核施加供電。
12.一種方法，包括在包括至少第一核和第二核的芯片上系統(tǒng)(SoC)的接口邏輯中，接收來自所述第一核 的熔絲信號以及來自所述SoC的芯片組邏輯的跨接信號；確定所述熔絲信號和所述跨接信號中的至少一個是否被斷言；以及如果是如此，則禁用所述SoC的所述第二核以在所述SoC的正常操作期間阻止所述第 二核的操作。
13.如權利要求12所述的方法，還包括在所述接口邏輯與所述芯片組邏輯之間耦合的 互連的第一集合上重疊來自所述第一和第二核的總線信號和直接訪問測試信號。
14.如權利要求12所述的方法，還包括接收并組合來自所述第一和第二核以及所述芯 片組邏輯的輸出以及用于所述第一和第二核和所述芯片組邏輯的防火墻輸出，以及將多個 組合的輸出信號之一提供到所述芯片組邏輯和所述第一和第二核的每一個。
15.如權利要求12所述的方法，還包括確定在所述接口邏輯中是否斷言所述熔絲信號 或所述跨接信號，其中所述接口邏輯耦合在所述芯片組邏輯與所述第一和第二核之間。
16.一種系統(tǒng)，包括芯片上系統(tǒng)(SoC)，包括第一核和第二核、耦合到所述第一核和所述第二核的接口邏 輯、芯片組邏輯以及虛擬防火墻邏輯，所述接口邏輯包括防火墻邏輯、總線邏輯和測試邏 輯，所述芯片組邏輯耦合所述接口邏輯并包括圖形控制器和提供用于與耦合到所述SoC的 存儲器通信的存儲器控制器，所述虛擬防火墻邏輯耦合在所述芯片組邏輯和所述第二核之 間，其中所述第二核能夠在正常操作期間禁用以提供用于單核SoC ；以及動態(tài)隨機存取存儲器(DRAM)，耦合到所述SoC。
17.如權利要求16所述的系統(tǒng)，其中所述接口邏輯要在所述接口邏輯與所述芯片組邏 輯之間耦合的互連的第一集合上重疊來自所述第一和第二核的總線信號和直接訪問測試信號。
18.如權利要求17所述的系統(tǒng)，其中所述接口邏輯要在所述芯片組邏輯與所述接口邏 輯之間耦合的互連的第二集合上重疊要提供到所述第一和第二核的總線信號和直接訪問 測試信號。
19.如權利要求16所述的系統(tǒng)，其中所述接口邏輯要接收并組合來自所述第一核的熔 絲信號和來自所述芯片組邏輯的跨接信號以基于所組合的熔絲和跨接信號來生成禁用信 號以選擇性地禁用所述第二核。
20.如權利要求16所述的系統(tǒng)，其中所述接口要控制所述第一核和所述第二核以并行 地獨立執(zhí)行測試程序或在所述第一核和所述第二核的每一個上一次一個地執(zhí)行所述測試 程序。
全文摘要
本發(fā)明名稱為“用于多核芯片上系統(tǒng)(SOC)的接口邏輯”。在一個實施例中，本發(fā)明包括芯片上系統(tǒng)(SoC)，其具有第一和第二核、耦合到這些核的接口邏輯、耦合到接口邏輯的芯片組邏輯以及耦合在芯片組邏輯和第二核之間的虛擬防火墻邏輯。接口邏輯可以包括防火墻邏輯、總線邏輯和測試邏輯，芯片組邏輯可以包括存儲器控制器以提供用于與耦合到SoC的存儲器通信。在一些系統(tǒng)實現(xiàn)中，在測試操作和功能操作期間，第二核均能在正常操作期間禁用以提供用于單核SoC，從而能夠實現(xiàn)許多不同實現(xiàn)中使用SoC的更大靈活性。其他實施例也被描述和要求權利。
文檔編號G06F15/80GK102103569SQ20101061580
公開日2011年6月22日 申請日期2010年12月16日 優(yōu)先權日2009年12月16日
發(fā)明者C·H·戴, J·P·李, L·E·哈金, L·R·博爾格, M·K·雷迪, P·P·巴蒂亞, R·拉查康達 申請人:英特爾公司