專(zhuān)利名稱(chēng):數(shù)據(jù)處理系統(tǒng)中的異步擴(kuò)展電路的制作方法
技術(shù)領(lǐng)域:
本公開(kāi)此處涉及一種數(shù)據(jù)處理系統(tǒng),更具體地,涉及一種在諸如智能電話和導(dǎo)航 設(shè)備的移動(dòng)系統(tǒng)中通常具有異步橋功能的異步擴(kuò)展(asynchronousupsizing)。
背景技術(shù):
在諸如智能電話、個(gè)人導(dǎo)航設(shè)備、便攜式互聯(lián)網(wǎng)設(shè)備、便攜式廣播設(shè)備或多媒體設(shè) 備的移動(dòng)系統(tǒng)中,在片上系統(tǒng)(下文中稱(chēng)作“SoC”)上使用高頻運(yùn)行的高性能移動(dòng)應(yīng)用處理 器以支持各種應(yīng)用。由于移動(dòng)應(yīng)用處理器負(fù)責(zé)算術(shù)運(yùn)算和程序命令執(zhí)行,因此移動(dòng)應(yīng)用處理器是影響 移動(dòng)SoC性能的關(guān)鍵元件。移動(dòng)應(yīng)用處理器可以包括片上輔助高速緩存(稱(chēng)作L2(層2) 高速緩存),以便能夠集成各種功能,例如無(wú)線通信、個(gè)人導(dǎo)航、相機(jī)、便攜式游戲、便攜式音 頻/視頻播放器、移動(dòng)TV和個(gè)人數(shù)字助理(PDA)。當(dāng)由于處理器原因而使得存儲(chǔ)器業(yè)務(wù)繁 重時(shí),添加L2高速緩存是增加移動(dòng)系統(tǒng)性能的公知方法。為了有效設(shè)計(jì)SoC,選擇用于相互通信的總線系統(tǒng)是將要在一個(gè)芯片上集成的多 個(gè)預(yù)先設(shè)計(jì)的知識(shí)產(chǎn)權(quán)(IP)(已購(gòu)買(mǎi)外圍功能塊)之間的一種選擇。已知總線系統(tǒng)的一個(gè) 典型示例是基于來(lái)自高級(jí)RISC機(jī)器(ARM)公司的AMBA協(xié)議的AMBA3. 0高級(jí)可擴(kuò)展接口 (AXI)總線系統(tǒng)。因?yàn)槔玳_(kāi)發(fā)時(shí)間和人力的局限,作為SoC的各部分的外圍功能塊,例如直接存 儲(chǔ)器存取控制器(DMAC)、通用串行總線(USB)、外圍組件互連(PCI)、靜態(tài)存儲(chǔ)器控制器 (SMC)和智能卡接口(SCI),可以作為來(lái)自外部供應(yīng)商的IP進(jìn)行采購(gòu)。所采購(gòu)的外圍功能 塊IP與中央處理單元(CPU)和數(shù)據(jù)處理功能塊一起被集成在芯片上以組成SoC。隨著用戶(hù)對(duì)高性能移動(dòng)應(yīng)用處理器需求的增加,SoC中的CPU和高速緩存控制器 的工作頻率已經(jīng)達(dá)到數(shù)千兆赫(GHz)。與之相反,總線系統(tǒng)的頻率未增加到數(shù)GHz。作為替 換,利用比CPU更寬的數(shù)據(jù)總線寬度來(lái)降低數(shù)據(jù)傳輸率(頻率)。例如,當(dāng)具有大約IGHz 的工作頻率的CPU的數(shù)據(jù)總線寬度是64位時(shí),總線系統(tǒng)的工作頻率可被設(shè)計(jì)為具有大約 200MHz的工作頻率和大約128位的數(shù)據(jù)總線寬度。因此,為了調(diào)節(jié)數(shù)據(jù)傳輸率,可以在中央處理單元(可連接到高速緩存控制器的 CPU,具有64位數(shù)據(jù)總線寬度和IGHz工作頻率)與具有128位數(shù)據(jù)總線寬度和200MHz工 作頻率(傳輸率)的總線系統(tǒng)之間提供64位數(shù)據(jù)到128位數(shù)據(jù)擴(kuò)展電路。由于SoC設(shè)計(jì)的尺寸增加,廣泛使用異步橋(async brige),并且由于帶寬需求的 增加已經(jīng)引入了 128位AXI總線,因此擴(kuò)展器和異步橋的性能被認(rèn)為是至關(guān)重要的因素。異 步橋和擴(kuò)展器對(duì)于顯示IP路徑來(lái)說(shuō)都是必需的。對(duì)這樣的顯示IP的業(yè)務(wù)模式進(jìn)行分析通常會(huì)導(dǎo)致連續(xù)的突發(fā)讀請(qǐng)求。當(dāng)在其中顯示IP被收集的顯示子系統(tǒng)中連續(xù)地顯示讀請(qǐng)求時(shí),“讀就緒”信號(hào)由于 異步橋和擴(kuò)展器的帶寬差而可能未被維持為高。在這樣的情況下,存儲(chǔ)器控制器的操作可 能停止,這影響了整個(gè)系統(tǒng)的性能。因此,為了使性能惡化最少,被提供給存儲(chǔ)器控制器的 “讀就緒”信號(hào)必須被維持為高。在這種情況下,由于異步橋和擴(kuò)展器兩者需要緩沖器,因此 可以增加門(mén)(例如晶體管)數(shù)開(kāi)銷(xiāo)。而且,當(dāng)在突發(fā)寫(xiě)的情況下對(duì)寫(xiě)地址通道和寫(xiě)數(shù)據(jù)通道執(zhí)行壓縮以增加公用程序 總線(bus utility)時(shí),需要更為有效的壓縮方案。例如,當(dāng)異步橋和擴(kuò)展器彼此獨(dú)立且分 離時(shí),可能降低通道壓縮的效率,由此導(dǎo)致等待時(shí)間(latency)和公用程序總線惡化。因此,需要更有效率的通道壓縮技術(shù)來(lái)減少可應(yīng)用于移動(dòng)系統(tǒng)的異步橋和擴(kuò)展器 中的門(mén)數(shù)開(kāi)銷(xiāo)。
發(fā)明內(nèi)容
本公開(kāi)提供了一種能夠提高數(shù)據(jù)處理系統(tǒng)的性能的異步擴(kuò)展電路。本公開(kāi)也提供了一種能夠減少門(mén)數(shù)開(kāi)銷(xiāo)的異步擴(kuò)展電路。本公開(kāi)也提供了一種具有異步橋功能的擴(kuò)展電路。本公開(kāi)也提供了一種能夠更有效地執(zhí)行通道壓縮的異步擴(kuò)展電路和異步擴(kuò)展方法。本公開(kāi)也提供了一種擴(kuò)展電路和使用該擴(kuò)展電路的數(shù)據(jù)處理系統(tǒng),其能夠減小電 路所占據(jù)的面積并且在突發(fā)寫(xiě)操作期間改善等待時(shí)間和公用程序總線。本發(fā)明構(gòu)思的一方面提供了一種數(shù)據(jù)處理系統(tǒng)中的異步擴(kuò)展電路,包括異步打包 器和異步解包器。異步打包器包括寫(xiě)緩沖器,用于異步橋以及用于擴(kuò)展和緩沖寫(xiě)通道數(shù) 據(jù);以及第一和第二異步打包控制器,用于關(guān)于在突發(fā)寫(xiě)操作期間輸入到寫(xiě)緩沖器/從寫(xiě) 緩沖器輸出的寫(xiě)通道數(shù)據(jù),分別根據(jù)第一和第二時(shí)鐘來(lái)控制通道壓縮。異步解包器包括讀 緩沖器,用于異步橋以及用于擴(kuò)展和緩沖讀通道數(shù)據(jù);以及第一和第二異步解包控制器,用 于關(guān)于在突發(fā)讀操作期間輸入到讀緩沖器/從讀緩沖器輸出的讀通道數(shù)據(jù),分別根據(jù)第一 和第二時(shí)鐘來(lái)控制通道壓縮。在一些實(shí)施例中,所述寫(xiě)緩沖器可以包括分別分配給寫(xiě)地址通道、寫(xiě)數(shù)據(jù)通道和 寫(xiě)響應(yīng)通道的存儲(chǔ)器。所述讀緩沖器可以包括分別分配給讀地址通道和讀數(shù)據(jù)通道的存儲(chǔ)
ο第一時(shí)鐘可以是總線主時(shí)鐘,第二時(shí)鐘可以是總線從時(shí)鐘。第二時(shí)鐘可以是高級(jí) 可擴(kuò)展接口(AXI)總線時(shí)鐘。在其它實(shí)施例中,在第一時(shí)鐘的頻率高于第二時(shí)鐘的頻率時(shí),在突發(fā)寫(xiě)操作期間 寫(xiě)地址通道的請(qǐng)求可以提前預(yù)定數(shù)量的時(shí)鐘周期,以便執(zhí)行等待時(shí)間優(yōu)化的擴(kuò)展。而且,在 第一時(shí)鐘的頻率低于第二時(shí)鐘的頻率時(shí),在突發(fā)寫(xiě)操作期間可以延遲寫(xiě)地址通道的請(qǐng)求預(yù) 定數(shù)量的時(shí)鐘周期,以便執(zhí)行公用程序總線優(yōu)化的擴(kuò)展。在其它實(shí)施例中,所述存儲(chǔ)器可以分別是先進(jìn)先出(FIFO)存儲(chǔ)器。而且,總線主 時(shí)鐘可以是從存儲(chǔ)器控制器提供的時(shí)鐘。在其它實(shí)施例中,所述異步打包器可以對(duì)寫(xiě)通道數(shù)據(jù)執(zhí)行異步打包,并且所述異步解包器對(duì)讀通道數(shù)據(jù)執(zhí)行異步解包。本發(fā)明構(gòu)思的另一方面提供了一種數(shù)據(jù)處理系統(tǒng)中的異步擴(kuò)展電路,包括異步打 包器和異步解包器。異步打包器包括第一、第二和第三異步存儲(chǔ)器,共同地用于異步橋以 及用于擴(kuò)展和緩沖寫(xiě)通道數(shù)據(jù);以及第一和第二異步打包控制器,用于關(guān)于在突發(fā)寫(xiě)操作 期間輸入到第一、第二和第三異步存儲(chǔ)器/從第一、第二和第三異步存儲(chǔ)器輸出的寫(xiě)通道 數(shù)據(jù),分別根據(jù)主時(shí)鐘和從時(shí)鐘來(lái)控制通道壓縮。異步解包器包括第四和第五異步存儲(chǔ) 器,共同地用于異步橋以及用于擴(kuò)展和緩沖讀通道數(shù)據(jù);以及第一和第二異步解包控制器, 用于關(guān)于在突發(fā)讀操作期間輸入到第四和第五異步存儲(chǔ)器/從第四和第五異步存儲(chǔ)器輸 出的讀通道數(shù)據(jù),分別根據(jù)主時(shí)鐘和從時(shí)鐘來(lái)控制通道壓縮。在一些實(shí)施例中,主時(shí)鐘可以是CPU時(shí)鐘,從時(shí)鐘可以是AXI總線時(shí)鐘。在其它實(shí)施例中,第一異步存儲(chǔ)器、第二異步存儲(chǔ)器和第三異步存儲(chǔ)器可被分別 分配給寫(xiě)地址通道、寫(xiě)數(shù)據(jù)通道和寫(xiě)響應(yīng)通道。而且,第四異步存儲(chǔ)器和第五異步存儲(chǔ)器可 被分別分配給讀地址通道和寫(xiě)數(shù)據(jù)通道。在其它實(shí)施例中,在主時(shí)鐘的頻率高于從時(shí)鐘的頻率時(shí),在突發(fā)寫(xiě)操作期間寫(xiě)地 址通道的請(qǐng)求可以提前預(yù)定數(shù)量的時(shí)鐘周期,以便執(zhí)行等待時(shí)間優(yōu)化的擴(kuò)展。甚至在其它實(shí)施例中,在主時(shí)鐘的頻率低于從時(shí)鐘的頻率時(shí),在突發(fā)寫(xiě)操作期間 可以延遲寫(xiě)地址通道的請(qǐng)求預(yù)定數(shù)量的時(shí)鐘周期,以便執(zhí)行公用程序總線優(yōu)化的擴(kuò)展。本發(fā)明構(gòu)思的其它方面提供了一種數(shù)據(jù)處理系統(tǒng),包括中央處理單元(CPU),連 接到層2(L2)高速緩存控制器;經(jīng)由L2高速緩存控制器連接在CPU與接口總線之間的異步 擴(kuò)展電路。異步擴(kuò)展電路包括異步打包器和異步解包器。異步打包器包括寫(xiě)緩沖器,共同 地用于異步橋以及用于擴(kuò)展和緩沖寫(xiě)通道數(shù)據(jù);和第一和第二異步打包控制器,用于關(guān)于 在突發(fā)寫(xiě)操作期間輸入到寫(xiě)緩沖器/從寫(xiě)緩沖器輸出的寫(xiě)通道數(shù)據(jù),分別根據(jù)第一和第二 時(shí)鐘來(lái)控制通道壓縮。異步解包器包括讀緩沖器,共同地用于異步橋以及擴(kuò)展和緩沖讀通 道數(shù)據(jù);以及第一和第二異步解包控制器,用于關(guān)于在突發(fā)讀操作期間輸入到讀緩沖器/ 從讀緩沖器輸出的讀通道數(shù)據(jù),分別根據(jù)第一和第二時(shí)鐘來(lái)控制通道壓縮。以及顯示知識(shí) 產(chǎn)權(quán)(IP),連接到該接口總線。在一些實(shí)施例中,顯示IP可以是用于移動(dòng)系統(tǒng)的IP。 本發(fā)明構(gòu)思的另一方面提供了一種數(shù)據(jù)處理系統(tǒng)中的異步打包方法,所述數(shù)據(jù)處 理系統(tǒng)包括寫(xiě)緩沖器,共同地用于異步橋以及用于擴(kuò)展和緩沖寫(xiě)通道數(shù)據(jù);以及第一和 第二異步打包控制器,用于關(guān)于在突發(fā)寫(xiě)操作期間輸入到寫(xiě)緩沖器/從寫(xiě)緩沖器輸出的寫(xiě) 通道數(shù)據(jù),分別根據(jù)主時(shí)鐘和從時(shí)鐘來(lái)控制通道壓縮。所述異步打包方法包括當(dāng)主時(shí)鐘的 頻率高于從時(shí)鐘的頻率時(shí),在突發(fā)寫(xiě)操作期間將寫(xiě)地址通道的請(qǐng)求提前預(yù)定數(shù)量的時(shí)鐘周 期;和當(dāng)主時(shí)鐘的頻率低于從時(shí)鐘的頻率時(shí),在突發(fā)寫(xiě)操作期間將寫(xiě)地址通道的請(qǐng)求延遲 預(yù)定數(shù)量的時(shí)鐘周期。下面將參考附圖更詳細(xì)地描述本發(fā)明構(gòu)思的示例性實(shí)施例。然而,本發(fā)明構(gòu)思可 以以不同的形式體現(xiàn)并且不應(yīng)當(dāng)理解為限于此處闡述的實(shí)施例。相反,提供這些實(shí)施例,從 而本公開(kāi)將會(huì)透徹完整,并且將向本領(lǐng)域的技術(shù)人員傳達(dá)本發(fā)明構(gòu)思的范疇。在本公開(kāi)中,當(dāng)某些元件或線路是指連接到目標(biāo)元件塊時(shí),它們可以直接連接到 目標(biāo)元件塊或者可以經(jīng)由其它元件間接地連接到目標(biāo)元件塊。
在不同附圖中提供的相同或相似附圖標(biāo)記表示相同或詳細(xì)組件。在一些附圖中, 為了有效解釋技術(shù)內(nèi)容可以夸大元件和線路的尺寸。將要注意,本文中描述和圖示的每個(gè)實(shí)施例包括其補(bǔ)充實(shí)施例。
包含附圖以提供對(duì)本發(fā)明構(gòu)思的進(jìn)一步理解,并且被并入此且構(gòu)成本說(shuō)明書(shū)的一 部分。附示了本發(fā)明構(gòu)思的示例性實(shí)施例,且與說(shuō)明書(shū)一起用于解釋本發(fā)明構(gòu)思的原 理。附圖中圖1是根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的包括高性能總線矩陣的數(shù)據(jù)處理系統(tǒng) (例如片上系統(tǒng)(SoC))中的異步擴(kuò)展電路500的方框圖;圖2是圖示數(shù)據(jù)處理系統(tǒng)中的圖1的異步擴(kuò)展電路500中的數(shù)據(jù)擴(kuò)展的方框圖和 定時(shí)圖;圖3是圖1的異步擴(kuò)展電路500的異步擴(kuò)展器200的詳細(xì)方框圖;圖4是根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的圖1的異步擴(kuò)展電路500的異步擴(kuò)展器 210的詳細(xì)方框圖;圖5是示出根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的門(mén)數(shù)減少的門(mén)數(shù)的表格;圖6是圖示根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的總線等待時(shí)間和公用程序總線優(yōu) 化的操作定時(shí)圖;圖7是根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的主時(shí)鐘和從時(shí)鐘的頻率之間的比率表;圖8是示出取決于圖7的頻率比和突發(fā)長(zhǎng)度的時(shí)鐘的波動(dòng)的表格;圖9是映射圖8的表格中的時(shí)鐘波動(dòng)分布的圖;和圖10是采用根據(jù)本發(fā)明構(gòu)思的實(shí)施例的異步擴(kuò)展電路的移動(dòng)數(shù)據(jù)處理系統(tǒng)的 圖。
具體實(shí)施例方式圖1是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的片上系統(tǒng)(SoC)中的異步擴(kuò)展電路500的方框 圖,所述片上系統(tǒng)使用高級(jí)RISC機(jī)器(ARM)公司的PrimCell高性能矩陣(HPM)。參考圖1,從接口(Si)上的接口支持組件的示例性連接示出為包括橋單元2、擴(kuò)展 器200、寄存器片4和總線矩陣300。用作頻率轉(zhuǎn)換元件的橋單元2可以跨接在兩個(gè)異步時(shí) 鐘域之間。擴(kuò)展器200可以是數(shù)據(jù)總線寬度轉(zhuǎn)換元件,能夠使主方連接到具有更大數(shù)據(jù)數(shù) 據(jù)寬度的從方。寄存器片4可以是緩沖元件,用于存儲(chǔ)高級(jí)微控制器總線體系(AMBA)高級(jí) 可擴(kuò)展接口(AXI)信號(hào)。在圖1中,擴(kuò)展器200可以主要執(zhí)行數(shù)據(jù)擴(kuò)展器的功能,例如用于將64位數(shù)據(jù)擴(kuò) 展為128位數(shù)據(jù)以便降低傳輸率。在圖1中,與橋單元2連接的從接口(SI)IOO可以連接 到具有大約64位數(shù)據(jù)的總線寬度和大約IGHz的工作頻率的中央處理單元(CPU)(例如具 有應(yīng)用處理器,未示出)方,并且總線矩陣300可以是具有大約128位數(shù)據(jù)的總線寬度和大 約200MHz的工作頻率的總線系統(tǒng)。總線矩陣300可以具有多層總線矩陣結(jié)構(gòu)。MI (102)表 示總線矩陣300處的主接口。 圖2是圖示數(shù)據(jù)處理系統(tǒng)中的圖1的異步擴(kuò)展電路500中數(shù)據(jù)擴(kuò)展的方框圖和定時(shí)圖。參考圖2,數(shù)據(jù)處理系統(tǒng)可以包括在擴(kuò)展器200之前的窄AXI總線和在擴(kuò)展器200之后的寬AXI總線。擴(kuò)展器200將施加到窄總線BN的32位、32位和64位數(shù)據(jù)分別擴(kuò)展為 64位、128位和128位數(shù)據(jù),以便將擴(kuò)展后數(shù)據(jù)提供給寬總線BW。Lo是指最低有效位,Hi可 以表示最高有效位。例如,在總計(jì)128位數(shù)據(jù)中,0到63位可以對(duì)應(yīng)于Lo,64到127位可以 對(duì)應(yīng)于Hi。在圖2中,與橋單元2連接的從接口(Si) 100可以連接到中央處理單元(CPU) 方,CPU具有大約64位數(shù)據(jù)的總線寬度和大約IGHz的工作頻率,并且AXI總線矩陣300可 以是具有大約128位數(shù)據(jù)的總線寬度和大約200MHz的工作頻率的總線系統(tǒng)。圖3是圖示圖1的異步擴(kuò)展電路500中的同步擴(kuò)展器200的詳細(xì)方框圖。在圖3中,擴(kuò)展器200以同步模式操作,并且包括同步打包器220和同步解包器 240,它們根據(jù)處理器時(shí)鐘CLKl操作。同步打包器220包括第一和第二同步存儲(chǔ)器21和23 以及同步打包控制器25。同步解包器240包括CAM 41、第三同步存儲(chǔ)器43和同步解包控 制器45。同步打包器220對(duì)寫(xiě)地址通道、寫(xiě)數(shù)據(jù)通道和寫(xiě)響應(yīng)通道執(zhí)行同步打包。同步解 包器240對(duì)讀地址通道和寫(xiě)數(shù)據(jù)通道執(zhí)行同步解包。第一同步存儲(chǔ)器21響應(yīng)于同步打包控制器25的控制存儲(chǔ)寫(xiě)地址通道的地址,并 且擴(kuò)展所存儲(chǔ)的地址以便將擴(kuò)展后的地址輸出到總線矩陣300。第二同步存儲(chǔ)器23響應(yīng)于同步打包控制器25的控制存儲(chǔ)寫(xiě)數(shù)據(jù)通道的數(shù)據(jù),并 且擴(kuò)展所存儲(chǔ)的數(shù)據(jù)以便將擴(kuò)展后的數(shù)據(jù)輸出到總線矩陣300。此處,所存儲(chǔ)的64位數(shù)據(jù) 被擴(kuò)展和施加到總線矩陣300作為128位數(shù)據(jù)。CAM 41是執(zhí)行地址讀內(nèi)容可尋址存儲(chǔ)器(ARCAM)的功能的存儲(chǔ)器。第三同步存儲(chǔ)器41響應(yīng)于同步解包控制器45的控制存儲(chǔ)讀地址通道的數(shù)據(jù),并 且對(duì)所存儲(chǔ)的數(shù)據(jù)執(zhí)行位轉(zhuǎn)換以便將轉(zhuǎn)換后的數(shù)據(jù)輸出到從接口(Si) 100。第一到第三同步存儲(chǔ)器21、23和43可以使用具有先進(jìn)先出(FIFO)功能的先進(jìn)先 出存儲(chǔ)器來(lái)實(shí)現(xiàn)。在圖3中,可以在處理器的時(shí)鐘域下操作施加到擴(kuò)展器200的時(shí)鐘CLK1。因此,當(dāng) 處理器時(shí)鐘具有大約IGHz的頻率時(shí),時(shí)鐘CLKl也可以賦予大約IGHz的頻率。另一方面, 總線矩陣300中使用的總線時(shí)鐘可以具有大約200MHz的頻率。處理器(或CPU)時(shí)鐘可以是由動(dòng)態(tài)電壓頻率調(diào)整控制器(DVFSC)控制的動(dòng)態(tài)電 壓頻率調(diào)整(DVFS)時(shí)鐘,該動(dòng)態(tài)電壓頻率調(diào)整控制器已被用來(lái)最小化SoC的電流消耗。時(shí) 鐘頻率可以由DVFSC動(dòng)態(tài)地控制。在圖3中,AW代表寫(xiě)地址通道信號(hào),W代表寫(xiě)數(shù)據(jù)通道信號(hào),B代表寫(xiě)響應(yīng)通道信 號(hào),AR代表讀地址通道信號(hào),R代表讀數(shù)據(jù)通道信號(hào)。而且,SI代表從接口 100,MI代表主 接口。由于圖3中所示的擴(kuò)展器200以同步模式操作,因此它可以適用于以異步橋操作, 而不增加SoC設(shè)計(jì)的尺寸。在頻繁使用異步擴(kuò)展器和異步橋的顯示器IP路徑中,操作性能是至關(guān)重要的。如 果“讀就緒”信號(hào)由于在顯示子系統(tǒng)中的異步橋和擴(kuò)展器之間的帶寬差而未保持為高,則可 以停止存儲(chǔ)器控制器的操作,這對(duì)整個(gè)系統(tǒng)的性能有負(fù)面影響。因此,為了使性能惡化降至 最少,提供給存儲(chǔ)器控制器的“讀就緒”信號(hào)必須保持為高。在這種情況下,由于異步橋和擴(kuò)展器兩者都需要緩沖器,因此可能引起門(mén)數(shù)開(kāi)銷(xiāo)。如圖4所示,通過(guò)共享寫(xiě)緩沖器和讀緩 沖器可以實(shí)現(xiàn)異步擴(kuò)展器210(具有異步操作模式)并且減少門(mén)數(shù)開(kāi)銷(xiāo)。當(dāng)在突發(fā)寫(xiě)操作中執(zhí)行通道壓縮時(shí),如圖9所示,可以根據(jù)關(guān)于主和從之間的突 發(fā)長(zhǎng)度和時(shí)鐘比的操作時(shí)鐘調(diào)節(jié)表來(lái)控制通道壓縮,以便改善等待時(shí)間或公用程序總線并 增加通道壓縮效率。
圖4是圖示根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的圖1的異步擴(kuò)展電路500的異步擴(kuò) 展器210的詳細(xì)方框圖。異步擴(kuò)展器210包括第一和第二異步打包器222和224以及第一和第二異步解包 器 242 和 244。第一和第二異步打包器222和224共同地用于異步橋和用于擴(kuò)展,并且共享緩沖 寫(xiě)通道數(shù)據(jù)AW、W和B的第一到第三異步存儲(chǔ)器21、23和25。第一異步打包器222包括第 一異步打包控制器26,用于在突發(fā)寫(xiě)期間關(guān)于輸入到第一到第三異步存儲(chǔ)器21、23和25/ 從第一到第三異步存儲(chǔ)器21、23和25輸出的寫(xiě)通道數(shù)據(jù),根據(jù)主時(shí)鐘CLKl來(lái)控制通道壓 縮。第二異步打包器224包括第二異步打包控制器27,用于在突發(fā)寫(xiě)期間關(guān)于輸入到第一 到第三異步存儲(chǔ)器21、23和25/從第一到第三異步存儲(chǔ)器21、23和25輸出的寫(xiě)通道數(shù)據(jù), 根據(jù)從時(shí)鐘CLK2來(lái)控制通道壓縮。第一和第二異步解包器242和244共同用于異步橋和用于擴(kuò)展,并且共享緩沖讀 通道數(shù)據(jù)AR和R的第四和第五異步存儲(chǔ)器41和43。第一異步解包器242包括第一異步解 包控制器46,用于在突發(fā)讀期間關(guān)于輸入到第四和第五異步存儲(chǔ)器41和43/從第四和第五 異步存儲(chǔ)器41和43輸出的讀通道數(shù)據(jù),根據(jù)主時(shí)鐘CLKl控制通道壓縮。第二異步解包器 244包括第二異步解包控制器47,用于在突發(fā)讀期間關(guān)于輸入到第四和第五異步存儲(chǔ)器41 和43/從第四和第五異步存儲(chǔ)器41和43輸出的讀通道數(shù)據(jù),根據(jù)從時(shí)鐘CLK2控制通道壓 縮。第一到第三異步存儲(chǔ)器21、23和25可被實(shí)現(xiàn)為FIFO存儲(chǔ)器,并且可以包含在寫(xiě) 緩沖器28中。第四和第五異步存儲(chǔ)器41和43可被實(shí)現(xiàn)為FIFO存儲(chǔ)器并且可以包含在讀 緩沖器44中主時(shí)鐘CLKl可以是從存儲(chǔ)器控制器提供的時(shí)鐘或者CPU(未示出)的時(shí)鐘。從時(shí) 鐘CLK2可以是AXI總線時(shí)鐘。第一異步存儲(chǔ)器21響應(yīng)于第一異步打包控制器26的控制,存儲(chǔ)寫(xiě)地址通道AW的 地址。響應(yīng)于第二異步打包控制器27的控制,第一異步存儲(chǔ)器21對(duì)所存儲(chǔ)的寫(xiě)地址通道 Aff的地址執(zhí)行異步橋接和擴(kuò)展,以便將擴(kuò)展的地址輸出到總線矩陣300。第二異步存儲(chǔ)器23響應(yīng)于第一異步打包控制器26的控制存儲(chǔ)寫(xiě)數(shù)據(jù)通道W的數(shù) 據(jù)。響應(yīng)于第二異步打包控制器27的控制,第二異步存儲(chǔ)器23對(duì)所存儲(chǔ)的寫(xiě)地址通道W 的數(shù)據(jù)執(zhí)行異步橋接和擴(kuò)展,以便將擴(kuò)展的數(shù)據(jù)輸出到總線矩陣300。第三異步存儲(chǔ)器25響應(yīng)于第二異步打包控制器27的控制存儲(chǔ)寫(xiě)響應(yīng)通道B的數(shù) 據(jù)。響應(yīng)于第一異步打包控制器26的控制,第三異步存儲(chǔ)器25對(duì)所存儲(chǔ)的寫(xiě)響應(yīng)通道B 的數(shù)據(jù)執(zhí)行異步橋接和位寬度轉(zhuǎn)換,以便將轉(zhuǎn)換后的數(shù)據(jù)輸出到從接口 100。第四異步存儲(chǔ)器41響應(yīng)于第一異步解包控制器46的控制存儲(chǔ)讀地址通道AR的 地址。響應(yīng)于第二異步解包控制器47的控制,第四異步存儲(chǔ)器41對(duì)所存儲(chǔ)的讀地址通道AR的地址執(zhí)行異 步橋接和擴(kuò)展,以便將擴(kuò)展的地址輸出到總線矩陣300。第五異步存儲(chǔ)器43響應(yīng)于第二異步解包控制器47的控制存儲(chǔ)讀響應(yīng)通道R的數(shù) 據(jù)。響應(yīng)于第一異步解包控制器46的控制,第五異步存儲(chǔ)器43對(duì)所存儲(chǔ)的讀響應(yīng)通道R 的數(shù)據(jù)執(zhí)行異步橋接和位寬度轉(zhuǎn)換,以便將轉(zhuǎn)換后的數(shù)據(jù)輸出到從接口 100。在圖4中所示的異步擴(kuò)展器210中,寫(xiě)緩沖器28和讀緩沖器44可被共享來(lái)降低 門(mén)數(shù)開(kāi)銷(xiāo)。圖5是示出根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的門(mén)數(shù)減少的表。在圖5的表格的第 一行中,5214(63K)所示為用于圖1的異步擴(kuò)展電路500的圖4的異步擴(kuò)展器210中的門(mén) 數(shù)。將會(huì)理解的是,與圖3的同步擴(kuò)展器200具有的門(mén)數(shù)9773(117Κ)相比,圖4的異步擴(kuò) 展器210具有的門(mén)數(shù)5214(63Κ)減少了大約47%。而且,在圖5的表格的第二行中,門(mén)數(shù)從 10838減少到5715。因此,通過(guò)共享寫(xiě)緩沖器28和讀緩沖器24明顯地減少了門(mén)數(shù)。如圖9所示,當(dāng)在突發(fā)寫(xiě)操作中執(zhí)行通道壓縮時(shí),根據(jù)關(guān)于主和從之間的突發(fā)長(zhǎng) 度和時(shí)鐘比率的操作時(shí)鐘調(diào)節(jié)表,可以控制通道壓縮,從而改善總線等待時(shí)間(與如圖6的 Pl和Ρ2定時(shí)中所示的Gl和G2相比)或者公用程序總線(與如圖6的Ρ3和Ρ4定時(shí)中所 示的G3和G4相比)。圖6是圖示圖4的異步擴(kuò)展器210具有的總線等待時(shí)間和公用程序總線優(yōu)化的操 作定時(shí)圖。圖7是示出圖4的異步擴(kuò)展器210中的主時(shí)鐘和從時(shí)鐘的頻率之間的比率表。圖8是示出取決于圖7的頻率比和突發(fā)長(zhǎng)度的時(shí)鐘波動(dòng)的表。圖9是圖示根據(jù)時(shí)鐘的波動(dòng)分布重新構(gòu)造的圖8的表中的頻率比的圖。參考圖6,定時(shí)波形Al代表AW請(qǐng)求,Α2代表64位寬的寫(xiě)數(shù)據(jù)。A3是128位寬的 寫(xiě)數(shù)據(jù)。例如,當(dāng)總線主時(shí)鐘和從時(shí)鐘的頻率等于大約200MHz時(shí),對(duì)于突發(fā)寫(xiě)操作,AW請(qǐng) 求可被延遲一定數(shù)量的時(shí)鐘,就像A4相對(duì)于Al被延遲一樣。而且,從擴(kuò)展器輸出的128位 寬的寫(xiě)數(shù)據(jù)可以變成如A5中所示被延遲。另一方面,當(dāng)總線主時(shí)鐘大約為300MHz和總線從時(shí)鐘大約為200MHz時(shí),在圖3的 同步擴(kuò)展器200中,AW請(qǐng)求可被生成為類(lèi)似G1,并且128位寬的寫(xiě)數(shù)據(jù)可被輸出為像G2 — 樣,以便在突發(fā)寫(xiě)操作中改善等待時(shí)間。當(dāng)總線主時(shí)鐘大約為200MHz且總線從時(shí)鐘大約為300MHz時(shí),在圖3的同步擴(kuò)展 器200中,Aff請(qǐng)求可被生成為類(lèi)似G3,并且128位寬的寫(xiě)數(shù)據(jù)可被輸出為像G4 —樣,以便 在突發(fā)寫(xiě)操作中改善公用程序總線。在圖4的異步擴(kuò)展器210中,如Pl和P2定時(shí)所示,寫(xiě)地址通道的請(qǐng)求在突發(fā)寫(xiě)操 作期間可以提前預(yù)定數(shù)量的時(shí)鐘周期。具體地,當(dāng)總線主時(shí)鐘大約為300MHz且總線從時(shí)鐘 大約為200MHz時(shí),在圖4的異步擴(kuò)展器210中,AW請(qǐng)求可被生成為類(lèi)似Pl,并且128位寬 的寫(xiě)數(shù)據(jù)可被輸出為像P2 —樣,以便在突發(fā)寫(xiě)操作中改善等待時(shí)間。由于定時(shí)波形P2是 提前輸出的數(shù)據(jù),如箭頭ARl所示,因此可以改善等待時(shí)間。而且,當(dāng)總線主時(shí)鐘的頻率低于總線從時(shí)鐘的頻率時(shí),如P3和P4所示,寫(xiě)地址通 道的請(qǐng)求可以在突發(fā)寫(xiě)操作中延遲預(yù)定數(shù)量的時(shí)鐘周期,以便執(zhí)行公用程序總線優(yōu)化的擴(kuò) 展。具體地,當(dāng)總線主時(shí)鐘大約為200MHz且總線從時(shí)鐘大約為300MHz時(shí),在圖4的擴(kuò)展器 中,Aff請(qǐng)求可被生成為類(lèi)似P3,并且128位寬的寫(xiě)數(shù)據(jù)可被輸出為像P4 —樣,以便在突發(fā)寫(xiě)操作中改善公用程序總線。盡管后來(lái)輸出了定時(shí)波形P4(與G4相比延遲兩個(gè)時(shí)鐘),但 是由于在時(shí)間段Tl處的輸出,可以改善公用程序總線。 關(guān)于寫(xiě)通道的壓縮,當(dāng)在時(shí)間段T3輸出的寫(xiě)數(shù)據(jù)是針對(duì)等待時(shí)間的通道壓縮時(shí), 寫(xiě)數(shù)據(jù)可以在時(shí)間段T2被輸出。在用于公用程序總線的通道壓縮中,由于寫(xiě)數(shù)據(jù)在時(shí)間段 T3處輸出,因此可以使得壓縮進(jìn)行得與減少的段一樣多。在關(guān)于寫(xiě)通道的通道壓縮中,對(duì)于等待時(shí)間的請(qǐng)求提前或者對(duì)于公用程序總線的 請(qǐng)求延遲的程度可以取決于圖9中所示的表格映射?;趫D7和圖8的透徹理解,圖9可 以更好理解。參考圖7,以頻率遞增的順序在水平軸上排列總線主時(shí)鐘頻率,并且以頻率遞增的 順序在垂直軸上排列從時(shí)鐘。符號(hào)ns (毫微秒)表示時(shí)鐘的周期(相應(yīng)頻率的倒數(shù))。例 如,300MHz時(shí)鐘具有大約3. 3ns的周期。圖7的表格的各區(qū)域(field)代表頻率比。因此,例如,在圖7中,數(shù)值1示出在 200MHz的主時(shí)鐘頻率和200MHz的從時(shí)鐘頻率相等的點(diǎn)處。因此,數(shù)值(比)0. 67示出在 300MHz的主時(shí)鐘和200MHz的從時(shí)鐘彼此交叉的點(diǎn)處。而且,數(shù)值1. 5示出在200MHz的主 時(shí)鐘和300MHz的從時(shí)鐘彼此交叉的點(diǎn)處。如圖8所示,根據(jù)頻率比可以構(gòu)造和組織突發(fā)長(zhǎng) 度的表格。在圖8中,以遞增順序沿著垂直軸示出頻率比(或時(shí)鐘比)。圖8的水平軸上示出 的AWLEN表示AW的長(zhǎng)度,AWLENm-I表示突發(fā)長(zhǎng)度。參考圖8,在垂直軸上的數(shù)值1. 00的基礎(chǔ)上沿著水平軸排列數(shù)值(1,2,1,2,3,2, 3,4,...,8)。該數(shù)值可以通過(guò)從AWLEN中減去AW獲得。因此,1-0 = 1,2-0 = 2,2_1 = 1, 并且最后數(shù)值8可以通過(guò)從16減去8而獲得。如圖9中所示,通過(guò)在垂直軸上的值1. 00的基礎(chǔ)上對(duì)圖8的數(shù)字表的相等值垂直 分組,得到映射時(shí)鐘t的波動(dòng)分布的圖形。例如,對(duì)于與圖9中表示為“0”的區(qū)域?qū)?yīng)的頻 率比和突發(fā)長(zhǎng)度,不必提前或延遲請(qǐng)求。而且,對(duì)于與表示為“+1”的區(qū)域?qū)?yīng)的頻率比和 突發(fā)長(zhǎng)度,該請(qǐng)求可以相對(duì)于公用程序總線延遲一個(gè)時(shí)鐘。對(duì)于與表示為“_1”的區(qū)域?qū)?yīng) 的頻率比和突發(fā)長(zhǎng)度,該請(qǐng)求可以提前一個(gè)時(shí)鐘以便改善等待時(shí)間。對(duì)于與表示為“+4”的 區(qū)域?qū)?yīng)的頻率比和突發(fā)長(zhǎng)度,該請(qǐng)求可以相對(duì)于公用程序總線延遲四個(gè)時(shí)鐘。對(duì)于與表 示為“_3”的區(qū)域?qū)?yīng)的頻率比和突發(fā)長(zhǎng)度,該請(qǐng)求可以提前三個(gè)時(shí)鐘以便改善等待時(shí)間。因此,用于優(yōu)化等待時(shí)間和公用程序總線的通道壓縮操作可以通過(guò)圖4的異步擴(kuò) 展器210的第一和第二異步打包控制器26和27來(lái)進(jìn)行。根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例,使用能夠在移動(dòng)系統(tǒng)中利用的異步橋和異步擴(kuò) 展器來(lái)降低門(mén)(晶體管)數(shù)開(kāi)銷(xiāo),并且能夠更有效地執(zhí)行通道壓縮。圖10是圖示根據(jù)本發(fā)明構(gòu)思的實(shí)施例的利用異步擴(kuò)展電路的移動(dòng)數(shù)據(jù)處理系統(tǒng) 的圖。參考圖10,移動(dòng)系統(tǒng)可以包括第一 CPU 500,其具有L2高速緩存,通過(guò)AXI總線 BUS 1連接到媒體系統(tǒng)510、調(diào)制解調(diào)器520、存儲(chǔ)器控制器(CPU) 410、引導(dǎo)ROM 430和顯示 控制器440。例如DRAM或閃速存儲(chǔ)器的存儲(chǔ)器420可以連接到存儲(chǔ)器控制器410。例如 IXD的顯示器450可以連接到顯示器控制器440。在圖10中,BUS 1可以是CPU總線,且BUS2可以是存儲(chǔ)器總線。CPTOOO除了內(nèi)部層2(L2)高速緩存以外,可以包括內(nèi)部層I(Ll)高速緩存。Ll高速緩存(未示出)可用于 存儲(chǔ)被頻繁訪問(wèn)的數(shù)據(jù)和/或命令。類(lèi)似地,L2高速緩存可用于存儲(chǔ)被頻繁訪問(wèn)的數(shù)據(jù)和 /或命令。圖10的移動(dòng)系統(tǒng)可以實(shí)現(xiàn)為各種設(shè)備,例如智能電話、個(gè)人導(dǎo)航設(shè)備、便攜式聯(lián) 網(wǎng)設(shè)備、便攜式廣播設(shè)備和多媒體設(shè)備。
在圖10的移動(dòng)系統(tǒng)中,圖4的擴(kuò)展器210可以連接在CPU 500與AXI總線BUSl 之間。在這種情況下,CPU時(shí)鐘可用作圖4的第一時(shí)鐘CLK1,且AXI總線BUSl的時(shí)鐘可 以是圖4的第二時(shí)鐘CLK2。在寫(xiě)通道的壓縮操作期間,當(dāng)?shù)谝粫r(shí)鐘CLKl的頻率高于第二頻率CLK2 (與兩個(gè)頻 率彼此相等的情況相比)時(shí),圖4的電路可以在突發(fā)寫(xiě)操作中將寫(xiě)地址通道的請(qǐng)求提前預(yù) 定數(shù)量的時(shí)鐘周期。另一方面,當(dāng)?shù)谝粫r(shí)鐘CLKl的頻率低于第二頻率CLK2(與兩個(gè)頻率彼 此相等的情況相比)時(shí),所述電路可以在突發(fā)寫(xiě)操作中將寫(xiě)地址通道的請(qǐng)求延遲預(yù)定數(shù)量 的時(shí)鐘周期。如上所述,根據(jù)使用圖4的擴(kuò)展器210的異步擴(kuò)展電路500的配置,集成在芯片上 的電路500所占據(jù)的區(qū)域可以通過(guò)共享緩沖器來(lái)減小,由此降低了實(shí)現(xiàn)電路所需的成本。 而且,在異步打包器中的通道壓縮期間,可以?xún)?yōu)化等待時(shí)間或公用程序總線,從而提高操作 性能。因此,當(dāng)在圖10的SoC中采用使用圖4的擴(kuò)展器210的異步擴(kuò)展電路500時(shí),可 以降低數(shù)據(jù)處理系統(tǒng)的制造成本,并且可以提高SoC的操作性能。盡管已經(jīng)在不限于此的本發(fā)明構(gòu)思的上述示例性實(shí)施例中主要描述了緩沖器的 共享和通道壓縮,但是本發(fā)明構(gòu)思的實(shí)施例也可以廣泛地應(yīng)用于任何數(shù)據(jù)處理系統(tǒng),其中 可能另外發(fā)生門(mén)(晶體管)數(shù)開(kāi)銷(xiāo)或者通道壓縮效率不高。在應(yīng)用本發(fā)明構(gòu)思的實(shí)施例的移動(dòng)系統(tǒng)中,處理器的數(shù)量可以增加到不止兩個(gè)。 處理器的示例(CPU 500,CPU 400)可以包括微處理器、CPU、數(shù)字信號(hào)處理器、微控制器、精 簡(jiǎn)指令集計(jì)算機(jī)和復(fù)雜指令集計(jì)算機(jī)。上述主題將被認(rèn)為是圖解性和非限制性的,并且所附權(quán)利要求往往涵蓋落入本發(fā) 明構(gòu)思的真實(shí)精神和范疇之內(nèi)的所有所述修改、改進(jìn)和其它實(shí)施例中。因此,為了法律允 許的最大程度,本發(fā)明構(gòu)思的范疇將由所附權(quán)利要求及其等價(jià)物的最寬廣可容許解釋來(lái)確 定,并且不應(yīng)當(dāng)局限于或限制為示例性實(shí)施例的前面詳細(xì)描述。
權(quán)利要求
1.一種數(shù)據(jù)處理系統(tǒng)中的異步擴(kuò)展電路,包括 異步打包器,包括寫(xiě)緩沖器,用于異步橋以及用于擴(kuò)展和緩沖寫(xiě)通道數(shù)據(jù);和第一和第二異步打包控制器,用于關(guān)于在突發(fā)寫(xiě)操作期間輸入到寫(xiě)緩沖器/從寫(xiě)緩沖 器輸出的寫(xiě)通道數(shù)據(jù),分別根據(jù)第一和第二時(shí)鐘來(lái)控制通道壓縮;和 異步解包器,包括讀緩沖器,用于異步橋以及用于擴(kuò)展和緩沖讀通道數(shù)據(jù);和第一和第二異步解包控制器,用于關(guān)于在突發(fā)讀操作期間輸入到讀緩沖器/從讀緩沖 器輸出的讀通道數(shù)據(jù),分別根據(jù)第一和第二時(shí)鐘來(lái)控制通道壓縮。
2.如權(quán)利要求1所述的異步擴(kuò)展電路,其中所述寫(xiě)緩沖器包括分別分配給寫(xiě)地址通 道、寫(xiě)數(shù)據(jù)通道和寫(xiě)響應(yīng)通道的存儲(chǔ)器。
3.如權(quán)利要求2所述的異步擴(kuò)展電路,其中,在第一時(shí)鐘的頻率高于第二時(shí)鐘的頻率 時(shí),在突發(fā)寫(xiě)操作期間提前預(yù)定數(shù)量的時(shí)鐘周期執(zhí)行寫(xiě)地址通道的請(qǐng)求,以便在擴(kuò)展時(shí)優(yōu) 化等待時(shí)間。
4.如權(quán)利要求2所述的異步擴(kuò)展電路,其中,在第一時(shí)鐘的頻率低于第二時(shí)鐘的頻率 時(shí),在突發(fā)寫(xiě)操作期間延遲寫(xiě)地址通道的請(qǐng)求預(yù)定數(shù)量的時(shí)鐘周期,以便在擴(kuò)展時(shí)優(yōu)化公 用程序總線。
5.如權(quán)利要求2所述的異步擴(kuò)展電路,其中所述存儲(chǔ)器是先進(jìn)先出(FIFO)存儲(chǔ)器。
6.如權(quán)利要求2所述的異步擴(kuò)展電路,其中所述第一時(shí)鐘是總線主時(shí)鐘,所述第二時(shí) 鐘是高級(jí)可擴(kuò)展接口(AXI)總線時(shí)鐘。
7.如權(quán)利要求6所述的異步擴(kuò)展電路,其中所述異步打包器對(duì)寫(xiě)通道數(shù)據(jù)執(zhí)行異步打 包,并且所述異步解包器對(duì)讀通道數(shù)據(jù)執(zhí)行異步解包。
8.一種數(shù)據(jù)處理系統(tǒng)中的異步擴(kuò)展電路,包括 異步打包器,包括第一、第二和第三異步存儲(chǔ)器,共同地用于異步橋以及用于擴(kuò)展和緩沖寫(xiě)通道數(shù)據(jù);和 第一和第二異步打包控制器,用于關(guān)于在突發(fā)寫(xiě)操作期間輸入到第一、第二和第三異 步存儲(chǔ)器/從第一、第二和第三異步存儲(chǔ)器輸出的寫(xiě)通道數(shù)據(jù),分別根據(jù)總線主時(shí)鐘和總 線從時(shí)鐘來(lái)控制通道壓縮;和 異步解包器,包括第四和第五異步存儲(chǔ)器,共同地用于異步橋以及用于擴(kuò)展和緩沖讀通道數(shù)據(jù);和 第一和第二異步解包控制器,用于關(guān)于在突發(fā)讀操作期間輸入到第四和第五異步存儲(chǔ) 器/從第四和第五異步存儲(chǔ)器輸出的讀通道數(shù)據(jù),分別根據(jù)總線主時(shí)鐘和總線從時(shí)鐘來(lái)控 制通道壓縮。
9.一種數(shù)據(jù)處理系統(tǒng),包括中央處理單元(CPU),包括層2(L2)高速緩存控制器; 連接在CPU與系統(tǒng)總線之間的異步擴(kuò)展電路,包括 異步打包器,包括寫(xiě)緩沖器,用于異步橋以及用于擴(kuò)展和緩沖寫(xiě)通道數(shù)據(jù);和第一和第二異步打包控制器,用于關(guān)于在突發(fā)寫(xiě)操作期間輸入到寫(xiě)緩沖器/從寫(xiě)緩沖器輸出的寫(xiě)通道數(shù)據(jù),分別根據(jù)第一和第二時(shí)鐘來(lái)控制通道壓縮;和 異步解包器,包括讀緩沖器,用于異步橋以及擴(kuò)展和緩沖讀通道數(shù)據(jù);和第一和第二異步解包控制器,用于關(guān)于在突發(fā)讀操作期間輸入到讀緩沖器/從讀緩沖 器輸出的讀通道數(shù)據(jù),分別根據(jù)第一和第二時(shí)鐘來(lái)控制通道壓縮。
10. 一種數(shù)據(jù)處理系統(tǒng)中的異步打包方法,所述數(shù)據(jù)處理系統(tǒng)包括寫(xiě)緩沖器,用于異 步橋以及用于擴(kuò)展和緩沖寫(xiě)通道數(shù)據(jù);以及第一和第二異步打包控制器,用于關(guān)于在突發(fā) 寫(xiě)操作期間輸入到寫(xiě)緩沖器/從寫(xiě)緩沖器輸出的寫(xiě)通道數(shù)據(jù),分別根據(jù)總線主時(shí)鐘和總線 從時(shí)鐘來(lái)控制通道壓縮,所述方法包括當(dāng)總線主時(shí)鐘的頻率高于總線從時(shí)鐘的頻率時(shí),在突發(fā)寫(xiě)操作期間提前寫(xiě)地址通道的 請(qǐng)求預(yù)定數(shù)量的時(shí)鐘周期;和當(dāng)總線主時(shí)鐘的頻率低于總線從時(shí)鐘的頻率時(shí),在突發(fā)寫(xiě)操作期間延遲寫(xiě)地址通道的 請(qǐng)求預(yù)定數(shù)量的時(shí)鐘周期。
全文摘要
一種數(shù)據(jù)處理系統(tǒng)中的異步擴(kuò)展電路。所述異步擴(kuò)展電路包括異步打包器和異步解包器。所述異步打包器包括寫(xiě)緩沖器,共同地用于異步橋以及用于擴(kuò)展和緩沖寫(xiě)通道數(shù)據(jù);以及第一和第二異步打包控制器,用于關(guān)于在突發(fā)寫(xiě)操作期間輸入到寫(xiě)緩沖器/從寫(xiě)緩沖器輸出的寫(xiě)通道數(shù)據(jù),分別根據(jù)第一和第二時(shí)鐘來(lái)控制通道壓縮。所述異步解包器包括讀緩沖器,共同地用于異步橋以及用于擴(kuò)展和緩沖讀通道數(shù)據(jù);以及第一和第二異步解包控制器,用于關(guān)于在突發(fā)讀操作期間輸入到讀緩沖器/從讀緩沖器輸出的讀通道數(shù)據(jù),分別根據(jù)第一和第二時(shí)鐘來(lái)控制通道壓縮。
文檔編號(hào)G06F13/36GK102103561SQ201010573018
公開(kāi)日2011年6月22日 申請(qǐng)日期2010年12月1日 優(yōu)先權(quán)日2009年12月1日
發(fā)明者嚴(yán)濬亨, 姜賢俊, 尹栽根, 權(quán)佑徹, 鄭法澈 申請(qǐng)人:三星電子株式會(huì)社