專利名稱：一種dpram訪問控制系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無線通信系統(tǒng)領(lǐng)域，特別是涉及一種DPRAM訪問控制系統(tǒng)及DPRAM訪 問控制方法。
背景技術(shù)：
在無線通信系統(tǒng)中，經(jīng)常需要轉(zhuǎn)發(fā)數(shù)字中頻和數(shù)字信號處理器(DSPDigital Signal Processor)之間的天線數(shù)據(jù)，由于數(shù)字中頻輸出的天線數(shù)據(jù)是均勻連續(xù)的采樣，因 此數(shù)字中頻輸出數(shù)據(jù)的速度相對較慢，而DSP需要在盡可能短的時間內(nèi)處理這些采樣值， 讀取是猝發(fā)的，瞬間完成，因此DSP的讀取速度是很快的，從而兩個部分之間數(shù)據(jù)傳輸?shù)乃?度存在巨大的差異，造成了在數(shù)據(jù)傳輸過程中，設(shè)備的讀寫訪問的不連貫、數(shù)據(jù)傳輸效率低 等問題。這就要求在數(shù)字中頻和DSP之間增加存儲器，這樣就緩沖了兩個部分之間巨大的 速度差異，進(jìn)而解決了上述問題。
現(xiàn)有技術(shù)中，當(dāng)轉(zhuǎn)發(fā)的數(shù)據(jù)量不是很大的時候，通常是在場可編程門陣列(FPGA Field Programmable Gate Array)內(nèi)部增加一個DPRAM或FIFO存儲器作為數(shù)據(jù)存儲器，數(shù) 字中頻和DSP等訪問設(shè)備通過FPGA對DPRAM或FIFO進(jìn)行讀寫訪問。但上述DPRAM和FIFO 存儲器在應(yīng)用中均存在一定的問題。
采用FIFO存儲器時，正常情況下，數(shù)據(jù)先進(jìn)先出，中頻數(shù)據(jù)均勻的寫入FIFO，DSP 再快速讀出處理，但當(dāng)數(shù)字中頻出現(xiàn)異常或算法延遲改變時，該來的數(shù)據(jù)推遲了，那么寫 入FIFO的數(shù)據(jù)速度就變慢了，這時讀出速率不變，經(jīng)過一段時間，F(xiàn)IFO就會被讀空了。同 理，當(dāng)DSP出現(xiàn)異常時，F(xiàn)IFO也有被寫滿的情況，這時向FIFO中寫入的數(shù)據(jù)是無效的，因為 FIFO此時已經(jīng)滿了，后續(xù)寫入的數(shù)據(jù)都丟掉了。這種異常一旦發(fā)生，只能全局復(fù)位，或采用 很復(fù)雜的監(jiān)控邏輯來恢復(fù)。所以，必須時刻監(jiān)視FIFO的空滿狀態(tài)。
采用DPRAM存儲器時，正常情況下，需要地址才能對其進(jìn)行訪問，中頻數(shù)據(jù)均勻?qū)?入DPRAM，DSP再快速讀出處理。但會出現(xiàn)讀寫沖突的問題，比如數(shù)字中頻從DPRAM的A端 口讀出數(shù)據(jù)塊M，地址為1 100，DSP同時通過DPRAM的B端口向地址1 100寫入數(shù)據(jù) 塊N，這時就出現(xiàn)了兩個設(shè)備同時操作DPRAM的空間1 100的情況，這時數(shù)字中頻就不知 道它讀出來的是數(shù)據(jù)塊M還是N。這時需要用兩個DPRAM進(jìn)行乒乓切換才可以避免上述問 題。
由此可以看出，上述兩種存儲器的優(yōu)缺點是互反的，F(xiàn)IFO的優(yōu)點是先進(jìn)先出，不用 乒乓互換，缺點是必須時刻監(jiān)視FIFO的空滿狀態(tài)；DPRAM的優(yōu)點是通過地址才能訪問，不需 要時刻監(jiān)視空滿問題，但缺點是必須采用乒乓互換才能避免讀寫沖突。因此，如何將上述兩 種存儲器的優(yōu)點結(jié)合起來，形成一種新的存儲器結(jié)構(gòu)，是現(xiàn)有技術(shù)需要解決的問題。發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種以DPRAM為主體的訪問控制系統(tǒng)，通過訪 問控制單元為DPRAM的讀寫端口配置在同一時刻不相同的讀地址和寫地址，從而用較小的成本解決了，現(xiàn)有技術(shù)中必須通過兩個DPRAM才能解決的讀寫端口同時訪問同一地址的沖 突問題。
為實現(xiàn)上述目的，本發(fā)明的一個實施例提供一種DPRAM訪問控制系統(tǒng)，包括在 FPGA上的DPRAM、用戶寫入邏輯單元和用戶讀出邏輯單元，所述FPGA上還包括與DPRAM相 連接的訪問控制單元；
所述訪問控制單元，用于采用讀寫地址互斥方案為DPRAM的兩個端口配置在同 一時刻向DPRAM內(nèi)部訪問不相同的讀地址和寫地址；
所述用戶寫入邏輯單元，用于通過訪問控制單元，并按其配置的寫地址向DPRAM 寫入數(shù)據(jù)；
所述用戶讀出邏輯單元，用于通過訪問控制單元，并按其配置的讀地址從DPRAM 讀出數(shù)據(jù)。
優(yōu)選地，所述訪問控制單元包括
寫入地址譯碼和控制單元，用于接收用戶寫入邏輯單元輸入的寫入數(shù)據(jù)，并生成 DPRAM可識別的寫使能信號和寫地址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時，將寫地址輸出 給訪問指針控制和標(biāo)志輸出單元；
訪問指針控制和標(biāo)志輸出單元，用于向用戶寫入邏輯單元輸出寫入允許信號； 接收寫入地址譯碼和控制單元輸出的寫地址，并根據(jù)讀寫地址互斥規(guī)則判斷當(dāng)前時刻開始 讀訪問，每個時刻的讀地址與寫地址是否一致，均不一致時，對用戶讀出邏輯單元輸出讀出 允許信號；
讀出地址譯碼和控制單元，用于接收用戶讀出邏輯單元輸出的讀使能信號，并生 成DPRAM可識別的讀使能信號和讀地址輸出給DPRAM。
優(yōu)選地，所述寫入地址譯碼和控制單元，用于接收用戶寫入邏輯單元輸入的寫入 數(shù)據(jù)、寫入幀同步信號和自動寫入地址，并將其轉(zhuǎn)換成DPRAM可識別的寫使能信號和寫地 址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時將寫地址輸出給訪問指針控制和標(biāo)志輸出單元。
優(yōu)選地，所述訪問控制單元采用讀寫地址互斥方案為DPRAM的兩個端口配置在同 一時刻向DPRAM內(nèi)部訪問不相同的讀地址和寫地址，包括以下步驟
a、用戶寫入邏輯單元接收訪問控制單元輸出的寫入允許信號，并將寫入數(shù)據(jù)與訪 問控制單元配置的寫入地址一起輸出給DPRAM ；
b、用戶讀出邏輯單元接收訪問控制單元輸出的讀出允許信號，輸出讀使能信號并 通過訪問控制單元配置的讀地址從DPRAM讀出數(shù)據(jù)。
優(yōu)選地，所述訪問控制單元采用讀寫地址互斥方案為DPRAM的兩個端口配置在同 一時刻不相同的讀地址和寫地址，具體為
寫入地址譯碼和控制單元，用于接收用戶寫入邏輯單元輸入的寫入數(shù)據(jù)，并生成 DPRAM可識別的寫使能信號和寫地址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時，將寫地址輸出 給訪問指針控制和標(biāo)志輸出單元；
訪問指針控制和標(biāo)志輸出單元，用于向用戶寫入邏輯單元輸出寫入允許信號； 接收寫入地址譯碼和控制單元輸出的寫地址，并根據(jù)讀寫地址互斥規(guī)則判斷當(dāng)前時刻開始 讀訪問，每個時刻的讀地址與寫地址是否一致，均不一致時，對用戶讀出邏輯單元輸出讀出 允許信號；
讀出地址譯碼和控制單元，用于接收用戶讀出邏輯單元輸出的讀使能信號，并生 成DPRAM可識別的讀使能信號和讀地址輸出給DPRAM。
優(yōu)選地，所述寫入地址譯碼和控制單元，用于接收用戶寫入邏輯單元輸入的寫入 數(shù)據(jù)、寫入幀同步信號和自動寫入地址，并將其轉(zhuǎn)換成DPRAM可識別的寫使能信號和寫地 址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時將寫地址輸出給訪問指針控制和標(biāo)志輸出單元。
根據(jù)本發(fā)明實施例，通過訪問控制單元為DPRAM的讀寫端口配置在同一時刻不相 同的讀寫地址，這樣DPRAM的讀端口和寫端口不會存在同一時刻對儲存器內(nèi)部同一地址進(jìn) 行訪問的沖突問題，也避免了原有的采用兩個DPRAM進(jìn)行乒乓互換的操作，節(jié)約了成本。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明 的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù) 這些附圖獲得其他的附圖。
圖1是本發(fā)明實施例一提供的一種DPRAM訪問控制系統(tǒng)的結(jié)構(gòu)圖2是本發(fā)明實施例一提供的一種DPRAM訪問控制系統(tǒng)的讀寫時序圖3是本發(fā)明實施例二提供的一種DPRAM訪問控制系統(tǒng)的結(jié)構(gòu)圖4是本發(fā)明實施例三提供的一種DPRAM訪問控制系統(tǒng)的結(jié)構(gòu)圖5是本發(fā)明實施例四提供的一種DPRAM訪問控制方法的流程圖6是本發(fā)明實施例五提供的一種DPRAM訪問控制方法的流程圖。
具體實施方式
為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例 中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例是 本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員 在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。
實施例一
如圖1所示。是本發(fā)明實施例一提供的一種DPRAM訪問控制系統(tǒng)，包括在FPGA上 的DPRAM、用戶寫入邏輯單元和用戶讀出邏輯單元，所述FPGA上還包括與DPRAM相連接的訪 問控制單元；
所述訪問控制單元，用于采用讀寫地址互斥方案為DPRAM的兩個端口配置在同 一時刻向DPRAM內(nèi)部訪問不相同的讀地址和寫地址；
所述用戶寫入邏輯單元，用于通過訪問控制單元，并按其配置的寫地址向DPRAM 寫入數(shù)據(jù)；
所述用戶讀出邏輯單元，用于通過訪問控制單元，并按其配置的讀地址從DPRAM 讀出數(shù)據(jù)。
如圖2所示，是對本發(fā)明實施例中所述的訪問控制單元，用于采用讀寫地址互斥 方案為DPRAM的兩個端口配置在同一時刻不相同的讀地址和寫地址進(jìn)行的舉例說明。如圖 2所示的數(shù)據(jù)格式，512個中頻數(shù)據(jù)通過訪問控制單元勻速寫入存儲器，當(dāng)寫入即將完成時訪問控制單元發(fā)出讀出允許信號，通知用戶讀出邏輯單元可以讀取這一幀的數(shù)據(jù)，讀出允 許發(fā)送的規(guī)則是，讓訪問控制單元內(nèi)部產(chǎn)生的讀地址和內(nèi)部產(chǎn)生的寫地址達(dá)到最大差異， 從而實現(xiàn)讀寫完全互斥。比如假定DSP讀取速度很高，可以在6個寫入周期內(nèi)讀取512個 中頻數(shù)據(jù)，那么讀出允許應(yīng)該在寫地址509/510/511/000/001/002的時期生效，這樣由DSP 申請產(chǎn)生的內(nèi)部讀地址0 255對應(yīng)寫地址509/510/511，內(nèi)部讀地址256 511對應(yīng)寫地 址000/001/002，讀寫地址達(dá)到最大差異。當(dāng)然，上述舉例是效果最優(yōu)化的情況，也可以在 507或508時進(jìn)行讀取，即讀地址和寫地址在時間上沒有重疊即可。
上述DPRAM訪問控制系統(tǒng)，通過訪問控制單元為DPRAM的讀寫端口分別配置在同 一時刻不相同的讀地址和寫地址，這樣用戶寫入邏輯單元在采用訪問控制單元配置的寫 入地址向DPRAM寫入數(shù)據(jù)時，與用戶讀出邏輯單元在采用訪問控制單元配置的讀地址從 DPRAM讀出數(shù)據(jù)的操作就不會出現(xiàn)讀寫同時訪問一個地址的沖突問題，同時又避免了采用 兩個DPRAM來乒乓互換，節(jié)約了成本。
實施例二
如圖3所示，是本發(fā)明實施例二提供的一種DPRAM訪問控制系統(tǒng)，包括在FPGA上 的DPRAM、用戶寫入邏輯單元和用戶讀出邏輯單元，所述FPGA上還包括與DPRAM相連接的訪 問控制單元；所述訪問控制單元包括
寫入地址譯碼和控制單元，用于接收用戶寫入邏輯單元輸入的寫入數(shù)據(jù)，并生成 DPRAM可識別的寫使能信號和寫地址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時，將寫地址輸出 給訪問指針控制和標(biāo)志輸出單元；
訪問指針控制和標(biāo)志輸出單元，用于向用戶寫入邏輯單元輸出寫入允許信號； 接收寫入地址譯碼和控制單元輸出的寫地址，并根據(jù)讀寫地址互斥規(guī)則判斷當(dāng)前時刻開始 讀訪問，每個時刻的讀地址與寫地址是否一致，均不一致時，對用戶讀出邏輯單元輸出讀出 允許信號；
讀出地址譯碼和控制單元，用于接收用戶讀出邏輯單元輸出的讀使能信號，并生 成DPRAM可識別的讀使能信號和讀地址輸出給DPRAM。
所述的DPRAM訪問控制系統(tǒng)通過寫入地址譯碼和控制單元為用戶寫入邏輯單元 輸入的寫入數(shù)據(jù)配置寫入地址，并將該地址和寫入數(shù)據(jù)一同輸出給DPRAM，同時將寫入地址 輸出給訪問指針控制和標(biāo)志輸出單元；訪問指針控制和標(biāo)志輸出單元根據(jù)接收的寫入地址 判斷當(dāng)前時刻配置的讀地址與寫地址是否完全不一致，均不一致時，對用戶讀出邏輯單元 輸出讀出允許信號；讀出地址譯碼和控制單元接收用戶讀出邏輯單元輸出的讀使能信號并 通過配置讀地址從DPRAM讀出數(shù)據(jù)。
此時，DPRAM的讀寫端口在訪問控制單元中的各子單元的控制下，對DPRAM進(jìn)行讀 寫訪問在同一時刻的地址是不同的，因此避免了 DPRAM本身會出現(xiàn)的讀寫端口同時訪問同 一地址的沖突問題。
實施例三
如圖4所示，是本發(fā)明實施例三提供的一種DPRAM訪問控制系統(tǒng)，包括在FPGA上 的DPRAM、用戶寫入邏輯單元和用戶讀出邏輯單元，所述FPGA上還包括與DPRAM相連接的訪 問控制單元；所述訪問控制單元包括
寫入地址譯碼和控制單元，用于接收用戶寫入邏輯單元輸入的寫入數(shù)據(jù)、寫入幀同步信號和自動寫入地址，并將其轉(zhuǎn)換成DPRAM可識別的寫使能信號和寫地址，和寫入數(shù) 據(jù)一起輸出給DPRAM，同時將寫地址輸出給訪問指針控制和標(biāo)志輸出單元。
訪問指針控制和標(biāo)志輸出單元，用于向用戶寫入邏輯單元輸出寫入允許信號； 接收寫入地址譯碼和控制單元輸出的寫地址，并根據(jù)讀寫地址互斥規(guī)則判斷當(dāng)前時刻開始 讀訪問，每個時刻的讀地址與寫地址是否一致，均不一致時，對用戶讀出邏輯單元輸出讀出 允許信號；
讀出地址譯碼和控制單元，用于接收用戶讀出邏輯單元輸出的讀使能信號，并生 成DPRAM可識別的讀使能信號和讀地址輸出給DPRAM。
實施例三和實施例二的相似之處就不再重復(fù)描述，二者的主要區(qū)別在于，所述用 戶寫入邏輯單元在輸出寫入數(shù)據(jù)的同時，還輸出一個寫入幀同步信號和自動寫入地址，用 這個幀同步信號作為DPRAM寫入地址的起始標(biāo)志，這樣當(dāng)用戶控制存儲器自動增加地址 時，訪問控制單元內(nèi)部的寫地址會自動從0遞增到數(shù)據(jù)總量-1，這樣用戶可以避免自己產(chǎn) 生寫地址的麻煩。
實施例四
如圖5所示，是本發(fā)明實施例四提供的一種DPRAM訪問控制方法，所述訪問控制單 元采用讀寫地址互斥方案為DPRAM的兩個端口配置在同一時刻向DPRAM內(nèi)部訪問不相同的 讀地址和寫地址，包括以下步驟
501、用戶寫入邏輯單元接收訪問控制單元輸出的寫入允許信號，并將寫入數(shù)據(jù)與 訪問控制單元配置的寫入地址一起輸出給DPRAM ；
502、用戶讀出邏輯單元接收訪問控制單元輸出的讀出允許信號，輸出讀使能信號 并通過訪問控制單元配置的讀地址從DPRAM讀出數(shù)據(jù)。
按照上述方法，所述用戶寫入邏輯單元和用戶讀出邏輯單元通過采用訪問控制單 元配置的寫地址和讀地址對DPRAM進(jìn)行讀寫訪問，在解決了數(shù)字中頻和DSP對DPRAM進(jìn)行 讀寫訪問沖突的同時，避免了采用兩個DPRAM進(jìn)行乒乓互換的操作，節(jié)約了成本。
實施例五
如圖6所示，是本發(fā)明實施例五提供的一種DPRAM訪問控制方法，所述訪問控制單 元包括
寫入地址譯碼和控制單元，用于接收用戶寫入邏輯單元輸入的寫入數(shù)據(jù)，并生成 DPRAM可識別的寫使能信號和寫地址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時，將寫地址輸出 給訪問指針控制和標(biāo)志輸出單元；
訪問指針控制和標(biāo)志輸出單元，用于向用戶寫入邏輯單元輸出寫入允許信號； 接收寫入地址譯碼和控制單元輸出的寫地址，并根據(jù)讀寫地址互斥規(guī)則判斷當(dāng)前時刻開始 讀訪問，每個時刻的讀地址與寫地址是否一致，均不一致時，對用戶讀出邏輯單元輸出讀出 允許信號；
讀出地址譯碼和控制單元，用于接收用戶讀出邏輯單元輸出的讀使能信號，并生 成DPRAM可識別的讀使能信號和讀地址輸出給DPRAM ；
包括以下步驟
601、用戶寫入邏輯單元接收訪問控制單元輸出的寫入允許信號，并將寫入數(shù)據(jù)與 訪問控制單元配置的寫入地址一起輸出給DPRAM ；
602、用戶讀出邏輯單元接收訪問控制單元輸出的讀出允許信號，輸出讀使能信號 并通過訪問控制單元配置的讀地址從DPRAM讀出數(shù)據(jù)。
實施例五和實施例四的相似之處就不再重復(fù)描述，二者的主要區(qū)別在于，所述的 DPRAM訪問控制系統(tǒng)通過寫入地址譯碼和控制單元為用戶寫入邏輯單元輸入的寫入數(shù)據(jù)配 置寫入地址，并將該地址和寫入數(shù)據(jù)一同輸出給DPRAM，同時將寫入地址輸出給訪問指針控 制和標(biāo)志輸出單元；訪問指針控制和標(biāo)志輸出單元根據(jù)接收的寫入地址判斷當(dāng)前時刻配置 的讀地址與寫地址是否完全不一致，均不一致時，對用戶讀出邏輯單元輸出讀出允許信號； 讀出地址譯碼和控制單元接收用戶讀出邏輯單元輸出的讀使能信號并通過配置讀地址從 DPRAM讀出數(shù)據(jù)。
按照上述方法，也能解決DPRAM讀寫端口存在的同一時刻訪問存儲器內(nèi)部同一地 址的讀寫沖突的問題，同時也避免了采用兩個DPRAM來乒乓互換，節(jié)約了成本。
以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人 員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng) 視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種DPRAM訪問控制系統(tǒng)，包括在FPGA上的DPRAM、用戶寫入邏輯單元和用戶讀出 邏輯單元，其特征在于，所述FPGA上還包括與DPRAM相連接的訪問控制單元；所述訪問控制單元，用于采用讀寫地址互斥方案為DPRAM的兩個端口配置在同一時 刻向DPRAM內(nèi)部訪問不相同的讀地址和寫地址；所述用戶寫入邏輯單元，用于通過訪問控制單元，并按其配置的寫地址向DPRAM寫入 數(shù)據(jù)；所述用戶讀出邏輯單元，用于通過訪問控制單元，并按其配置的讀地址從DPRAM讀出 數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的DPRAM訪問控制系統(tǒng)，其特征在于，所述訪問控制單元包括寫入地址譯碼和控制單元，用于接收用戶寫入邏輯單元輸入的寫入數(shù)據(jù)，并生成DPRAM可識別的寫使能信號和寫地址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時，將寫地址輸出 給訪問指針控制和標(biāo)志輸出單元；訪問指針控制和標(biāo)志輸出單元，用于向用戶寫入邏輯單元輸出寫入允許信號；接收 寫入地址譯碼和控制單元輸出的寫地址，并根據(jù)讀寫地址互斥規(guī)則判斷當(dāng)前時刻開始讀訪 問，每個時刻的讀地址與寫地址是否一致，均不一致時，對用戶讀出邏輯單元輸出讀出允許 信號；讀出地址譯碼和控制單元，用于接收用戶讀出邏輯單元輸出的讀使能信號，并生成 DPRAM可識別的讀使能信號和讀地址輸出給DPRAM。
3.根據(jù)權(quán)利要求2所述的DPRAM訪問控制系統(tǒng)，其特征在于，所述寫入地址譯碼和控制 單元，用于接收用戶寫入邏輯單元輸入的寫入數(shù)據(jù)、寫入幀同步信號和自動寫入地址，并 將其轉(zhuǎn)換成DPRAM可識別的寫使能信號和寫地址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時將寫 地址輸出給訪問指針控制和標(biāo)志輸出單元。
4.一種使用權(quán)利要求1至3任一項系統(tǒng)的DPRAM訪問控制方法，其特征在于，所述訪問 控制單元采用讀寫地址互斥方案為DPRAM的兩個端口配置在同一時刻向DPRAM內(nèi)部訪問不 相同的讀地址和寫地址，包括以下步驟a、用戶寫入邏輯單元接收訪問控制單元輸出的寫入允許信號，并將寫入數(shù)據(jù)與訪問控 制單元配置的寫入地址一起輸出給DPRAM ；b、用戶讀出邏輯單元接收訪問控制單元輸出的讀出允許信號，輸出讀使能信號并通過 訪問控制單元配置的讀地址從DPRAM讀出數(shù)據(jù)。
5.根據(jù)權(quán)利要求4所述的DPRAM訪問控制方法，其特征在于，所述訪問控制單元采用讀 寫地址互斥方案為DPRAM的兩個端口配置在同一時刻不相同的讀地址和寫地址，具體為寫入地址譯碼和控制單元，用于接收用戶寫入邏輯單元輸入的寫入數(shù)據(jù)，并生成 DPRAM可識別的寫使能信號和寫地址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時，將寫地址輸出 給訪問指針控制和標(biāo)志輸出單元；訪問指針控制和標(biāo)志輸出單元，用于向用戶寫入邏輯單元輸出寫入允許信號；接收 寫入地址譯碼和控制單元輸出的寫地址，并根據(jù)讀寫地址互斥規(guī)則判斷當(dāng)前時刻開始讀訪 問，每個時刻的讀地址與寫地址是否一致，均不一致時，對用戶讀出邏輯單元輸出讀出允許 信號；讀出地址譯碼和控制單元，用于接收用戶讀出邏輯單元輸出的讀使能信號，并生成DPRAM可識別的讀使能信號和讀地址輸出給DPRAM。
6.根據(jù)權(quán)利要求5所述的DPRAM訪問控制方法，其特征在于，所述寫入地址譯碼和控制 單元，用于接收用戶寫入邏輯單元輸入的寫入數(shù)據(jù)、寫入幀同步信號和自動寫入地址，并 將其轉(zhuǎn)換成DPRAM可識別的寫使能信號和寫地址，和寫入數(shù)據(jù)一起輸出給DPRAM，同時將寫 地址輸出給訪問指針控制和標(biāo)志輸出單元。
全文摘要
本發(fā)明實施例提供一種DPRAM訪問控制系統(tǒng)及DPRAM訪問控制方法，通過訪問控制單元為DPRAM的讀寫端口配置在同一時刻向DPRAM內(nèi)部訪問不相同的讀寫地址；用戶寫入邏輯單元采用訪問控制單元配置的寫地址向DPRAM寫入數(shù)據(jù)；用戶讀出邏輯單元采用訪問控制單元配置的讀地址從DPRAM讀出數(shù)據(jù)，這樣DPRAM的讀端口和寫端口不會存在同一時刻對儲存器內(nèi)部同一地址進(jìn)行訪問的沖突問題，也避免了原有的采用兩個DPRAM進(jìn)行乒乓互換的操作，節(jié)約了成本。
文檔編號G06F3/06GK102043590SQ20101056334
公開日2011年5月4日 申請日期2010年11月26日 優(yōu)先權(quán)日2010年11月26日
發(fā)明者何梁 申請人:北京北方烽火科技有限公司