專利名稱：將信息數(shù)據(jù)寫入閃速存儲(chǔ)器件時(shí)處理寫錯(cuò)誤的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于在將信息數(shù)據(jù)寫入閃速存儲(chǔ)器件時(shí)處理寫錯(cuò)誤的方法和裝 置，其中，將多個(gè)閃速存儲(chǔ)器件分配至公共數(shù)據(jù)總線，并且在總線寫周期中，這些閃速存儲(chǔ) 器件順序地被饋送以要存儲(chǔ)于其中的信息數(shù)據(jù)。
背景技術(shù)：
如在存儲(chǔ)器件(例如，Grass Valley VENOM固態(tài)記錄器)中使用的NAND閃速半 導(dǎo)體器件并不是無(wú)錯(cuò)誤地進(jìn)行操作。對(duì)于寫入而言，在頁(yè)面導(dǎo)向(page-oriented)模式下， 對(duì)閃速存儲(chǔ)器件進(jìn)行物理訪問(wèn)，從而一個(gè)‘頁(yè)面’例如包括1024或2048個(gè)數(shù)據(jù)字以及相關(guān) 的糾錯(cuò)碼。未來(lái)的閃存器件將具有4096字節(jié)的頁(yè)面大小?？梢詢H對(duì)特定大小的數(shù)據(jù)‘塊’ 執(zhí)行特定閃速存儲(chǔ)器的擦除操作。這樣的數(shù)據(jù)塊可以包括64個(gè)頁(yè)面。在存儲(chǔ)器件的制造期間，已經(jīng)檢測(cè)到了一些存儲(chǔ)器缺陷，并且將相應(yīng)存儲(chǔ)器位 置或頁(yè)面標(biāo)記為‘壞’并且不可用。特定電路避免將信息數(shù)據(jù)存儲(chǔ)在這樣的‘壞’位置 處。然而，在閃速半導(dǎo)體的使用期限和操作期間，會(huì)出現(xiàn)其他存儲(chǔ)器缺陷。相關(guān)處理必須 防止丟失要寫入閃速存儲(chǔ)的這種新缺陷扇區(qū)中的信息數(shù)據(jù)。例如在W02007/080031A1和 W02006/108755A1中描述了相應(yīng)處理。

發(fā)明內(nèi)容
這種處理的缺點(diǎn)在于，在實(shí)際記錄或獲取完成之后，應(yīng)將意在寫入閃速存儲(chǔ)器的 有缺陷區(qū)并高速緩沖到例如SRAM存儲(chǔ)器中的信息數(shù)據(jù)拷貝至閃速存儲(chǔ)器內(nèi)的‘保存’區(qū)。 這需要花費(fèi)一些額外時(shí)間，并且在還沒(méi)有將信息數(shù)據(jù)存儲(chǔ)到記錄裝置的閃速存儲(chǔ)扇區(qū)中 時(shí)，相應(yīng)信息是不安全的。記錄裝置的中間故障(例如，操作錯(cuò)誤或由于電池沒(méi)電引起的掉 電)導(dǎo)致信息丟失。然而，在專業(yè)存儲(chǔ)系統(tǒng)中，這樣的存儲(chǔ)故障是不可接受的。本發(fā)明要解決的問(wèn)題是，正確處理閃速存儲(chǔ)器件中的信息數(shù)據(jù)寫錯(cuò)誤，使得在針 對(duì)附著至公共總線的多個(gè)閃速存儲(chǔ)器的寫周期期間，進(jìn)行錯(cuò)誤處理。權(quán)利要求1中公開的 方法解決了該問(wèn)題。在權(quán)利要求2中公開了利用這種方法的裝置。根據(jù)本發(fā)明，并不是在記錄已經(jīng)完成之后而是與該記錄并行地處理動(dòng)態(tài)缺陷管 理。有利地，所需的SRAM存儲(chǔ)器大小可以較小，該SRAM存儲(chǔ)器存儲(chǔ)最初意在存儲(chǔ)在缺 陷閃速存儲(chǔ)器頁(yè)面中的信息數(shù)據(jù)。由于當(dāng)前商業(yè)可用NAND閃存器件的I/O數(shù)據(jù)速率相對(duì)于先前閃存器件類型的I/ 0數(shù)據(jù)速率已經(jīng)得到提高，因此，現(xiàn)在剩余的可用帶寬可以用于本發(fā)明的內(nèi)部拷貝處理。即使在閃速存儲(chǔ)器件中存在當(dāng)前未知類型的缺陷的情況下，也有助于所有信息數(shù) 據(jù)的保存存儲(chǔ)。在記錄裝置故障或由于記錄開始與獲取結(jié)束之間發(fā)生的低電池狀態(tài)而引起 的系統(tǒng)停機(jī)的情況下，不會(huì)丟失信息。原則上，本發(fā)明的方法適合于在將信息數(shù)據(jù)寫入閃速存儲(chǔ)器件時(shí)處理寫錯(cuò)誤，其
4中，將兩個(gè)或多個(gè)閃速存儲(chǔ)器件分配至公共數(shù)據(jù)總線，并且在總線寫周期期間，這些閃速 存儲(chǔ)器件中的兩個(gè)或多個(gè)順序地被饋送以要存儲(chǔ)于其中的所述信息數(shù)據(jù)，所述方法包括步 驟-在所述總線寫周期中，所述閃速存儲(chǔ)器件中的至少一個(gè)不被饋送所述信息數(shù)據(jù) 的當(dāng)前部分以供存儲(chǔ)；-至少在將所述信息數(shù)據(jù)的當(dāng)前部分寫入所述閃速存儲(chǔ)器件中當(dāng)前一個(gè)的頁(yè)面中 時(shí)出現(xiàn)錯(cuò)誤的情況下，將所述信息數(shù)據(jù)的所述當(dāng)前部分寫入非閃速存儲(chǔ)器；-在后續(xù)總線寫周期期間，在包含該缺陷頁(yè)面的閃速存儲(chǔ)器件正?？臻e的情況下， 將該空閑時(shí)間段用于將所述信息數(shù)據(jù)的相應(yīng)存儲(chǔ)部分從所述非閃速存儲(chǔ)器拷貝至該閃速 存儲(chǔ)器件的被設(shè)定為用于保存的或無(wú)缺陷的頁(yè)面。原則上，本發(fā)明的裝置適合于，在將信息數(shù)據(jù)寫入閃速存儲(chǔ)器件時(shí)處理寫錯(cuò)誤，所 述裝置包括-至少一條公共數(shù)據(jù)總線；-被分配至所述數(shù)據(jù)總線中的每一條的兩個(gè)或多個(gè)閃速存儲(chǔ)器件以及至少一個(gè)非 閃速存儲(chǔ)器，其中，所述數(shù)據(jù)總線中的每一條經(jīng)由FIFO器件接收應(yīng)用數(shù)據(jù)，在總線寫周期中， 每條總線的這些閃速存儲(chǔ)器件中的兩個(gè)或多個(gè)被順序地饋送以要存儲(chǔ)于其中的所述信息 數(shù)據(jù)，其中，在所述總線寫周期中，所述閃速存儲(chǔ)器件中的至少一個(gè)不被饋送所述信息 數(shù)據(jù)的當(dāng)前部分以供存儲(chǔ)，其中，至少在將所述信息數(shù)據(jù)的當(dāng)前部分寫入所述閃速存儲(chǔ)器件中當(dāng)前一個(gè)的頁(yè) 面中時(shí)出現(xiàn)錯(cuò)誤的情況下，將所述信息數(shù)據(jù)的所述當(dāng)前部分寫入非閃速存儲(chǔ)器；其中，在后續(xù)總線寫周期期間，在包含缺陷頁(yè)面的閃速存儲(chǔ)器件正?？臻e的情況 下，將該空閑時(shí)間段用于將所述信息數(shù)據(jù)的相應(yīng)存儲(chǔ)部分從所述非閃速存儲(chǔ)器拷貝至該閃 速存儲(chǔ)器件的被設(shè)定為用于保存的或無(wú)缺陷的頁(yè)面。在相應(yīng)的從屬權(quán)利要求中公開了本發(fā)明的有利附加實(shí)施例。


參照附圖描述本發(fā)明的示例實(shí)施例，在附圖中圖1是總線上已知的存儲(chǔ)器寫周期；圖2是第一寫序列中總線上本發(fā)明存儲(chǔ)器寫周期；圖3是不同閃速存儲(chǔ)器為空閑的連續(xù)完整總線寫周期；圖4是本發(fā)明的拷貝處理。
具體實(shí)施例方式對(duì)已知NAND閃速存儲(chǔ)器件的寫訪問(wèn)以兩個(gè)步驟執(zhí)行從閃速存儲(chǔ)器件的I/O管腳收集數(shù)量為例如2048或4096字節(jié)(S卩，一個(gè)‘頁(yè)面，) 的信息數(shù)據(jù)，并將該信息數(shù)據(jù)存儲(chǔ)在內(nèi)部緩沖存儲(chǔ)器中。將內(nèi)部緩沖存儲(chǔ)器的內(nèi)容(一個(gè)頁(yè)面)拷貝至閃速存儲(chǔ)區(qū)。
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一方面，以上拷貝處理相對(duì)較慢，典型地，一個(gè)頁(yè)面的拷貝時(shí)間為700μ S。另一方 面，從閃速存儲(chǔ)器件的外部訪問(wèn)內(nèi)部緩沖存儲(chǔ)器相對(duì)較快對(duì)于當(dāng)前器件，總線數(shù)據(jù)速率為 20-40MB/S，對(duì)于下一代閃速存儲(chǔ)器件，總線數(shù)據(jù)速率高達(dá)200MB/S。為了實(shí)現(xiàn)增加的數(shù)據(jù)速率，可以將NAND閃存器件作為存儲(chǔ)器矩陣布置在記錄裝 置中(如W02007/080031A1的圖1和W02006/108755A1的圖1所示)，該存儲(chǔ)器矩陣受若干 總線的控制，如針對(duì)單獨(dú)一條總線的當(dāng)前應(yīng)用的圖1所示，每條總線B與N個(gè)NAND閃存器
件，器件0、器件1、器件2.....器件Ν-2、器件N-I相連。第一行表示針對(duì)器件0的第一寫
周期，第二行表示針對(duì)器件1的第二寫周期，依此類推。最后一行表示針對(duì)器件N-I的最后 寫周期。參考上述總線數(shù)據(jù)速率以及上述拷貝時(shí)間來(lái)計(jì)算連接至總線的NAND閃存器件的 數(shù)目，以便于滿足應(yīng)用數(shù)據(jù)速率的要求。作為交織復(fù)用執(zhí)行寫操作?，F(xiàn)有體系結(jié)構(gòu)(例如， 上述VENOM FlashPak)在寫錯(cuò)誤的情況下不提供用于額外數(shù)據(jù)傳送的帶寬。根據(jù)本發(fā)明，通過(guò)以下方式添加額外帶寬(相對(duì)于所需應(yīng)用帶寬)如圖2所示， 將一個(gè)或多個(gè)附加閃速存儲(chǔ)器件添加至一條或多條總線B，或者使用較快閃速存儲(chǔ)器件。例 如，在總線上需要N個(gè)閃速存儲(chǔ)器件以滿足原始帶寬要求的情況下，總線上存在的Ν+1個(gè)閃 速存儲(chǔ)器器件提供增加(N+l)/N倍的I/O帶寬。使用該附加帶寬，來(lái)輔助正在進(jìn)行的交織 復(fù)用內(nèi)從SRAM存儲(chǔ)器至閃存器件的內(nèi)部拷貝處理。僅在出現(xiàn)閃存頁(yè)面寫錯(cuò)誤時(shí)使用該額 外帶寬。選擇用于閃存器件的內(nèi)部拷貝處理的附加帶寬和接口帶寬，以使得實(shí)現(xiàn)本發(fā)明的 頁(yè)面寫錯(cuò)誤缺陷管理。在無(wú)錯(cuò)誤頁(yè)面寫操作期間，總線B上的一個(gè)閃存器件(例如，圖2中的器件0)不 用于當(dāng)前寫周期內(nèi)的寫入。圖2示出了一個(gè)以器件1開始并以器件N結(jié)束的寫周期。第一 行表示針對(duì)器件1的第一寫周期，第二行表示針對(duì)器件2的第二寫周期，依此類推。最后一 行表示針對(duì)器件N的最后寫周期。在后續(xù)寫周期期間，在該寫周期中不使用總線B上的另 一閃存器件，而是在該寫周期中使用器件0?？刂破骰蜥槍?duì)處理器的相應(yīng)程序(其中，控制 器或處理器未示出)-控制對(duì)附著至總線B的閃速存儲(chǔ)器件0至器件N的寫操作；-控制在當(dāng)前總線寫周期中不使用總線B上的哪一個(gè)閃速存儲(chǔ)器；-檢查總線B上的閃速存儲(chǔ)器(或任何其他相應(yīng)狀態(tài)數(shù)據(jù))已經(jīng)用信號(hào)報(bào)告了寫 錯(cuò)誤或新的缺陷寫區(qū)域；-控制如結(jié)合圖4所描述的去往和來(lái)自非閃速存儲(chǔ)器的相應(yīng)信息數(shù)據(jù)傳送，該非 閃速存儲(chǔ)器附著至總線B。圖3示出了(完整)示例總線寫周期的連續(xù)序列，在每個(gè)總線寫周期中，不同閃存 器件在總線B上為空閑，以總線寫周期0中的器件0開始并以總線寫周期N中的器件N結(jié) 束。在Ν+1個(gè)寫周期之后，每個(gè)閃存器件在總線寫周期N中為空閑。在圖4a中，在閃速存儲(chǔ)器(例如，器件0)中的寫錯(cuò)誤或該閃速存儲(chǔ)器中的新缺陷 寫區(qū)域(由該閃速存儲(chǔ)器)用信號(hào)報(bào)告的情況下，將要被寫入缺陷閃存頁(yè)面的信息數(shù)據(jù)臨 時(shí)存儲(chǔ)在非閃速存儲(chǔ)器(例如，SRAM存儲(chǔ)器)中。作為備選，寫入當(dāng)前閃速存儲(chǔ)器中的頁(yè)面信息數(shù)據(jù)還被并行地寫入SRAM存儲(chǔ)器， 而同時(shí)在適當(dāng)時(shí)間刪除或蓋寫先前存儲(chǔ)在SRAM存儲(chǔ)器中的信息數(shù)據(jù)，這意味著，需要SRAM 存儲(chǔ)器的存儲(chǔ)容量比其他實(shí)施例中的存儲(chǔ)容量更大。
在后續(xù)總線寫周期期間，在包含該缺陷頁(yè)面的閃速存儲(chǔ)器件正常空閑的情況下， 如圖4b所示，將該空閑時(shí)間段用于發(fā)起和執(zhí)行從SRAM存儲(chǔ)器至該閃速存儲(chǔ)器件的被設(shè)定 為用于保存的或無(wú)缺陷的閃存頁(yè)面的拷貝操作。其后，如圖4c所示，處理以正常方式繼續(xù)。 在總線B的輸入處布置的FIFO用于補(bǔ)償閃存總線B上的增加(N+1) /N倍的數(shù)據(jù)速率。在多數(shù)情況下，將三個(gè)或更多個(gè)閃速存儲(chǔ)器件，器件0、器件1.....器件N-I分配
或連接至公共數(shù)據(jù)總線B，在總線寫周期中，這些閃速存儲(chǔ)器件中的兩個(gè)或更多個(gè)順序地被 饋送以要存儲(chǔ)于其中的信息數(shù)據(jù)。在高速緩沖存儲(chǔ)器件內(nèi)，在第一步驟中，將信息數(shù)據(jù)寫入 閃存器件的內(nèi)部高速緩沖存儲(chǔ)扇區(qū)中，以及在第二步驟中，從該高速緩沖存儲(chǔ)器向閃速存 儲(chǔ)器核傳送或編程該信息數(shù)據(jù)。然而，在‘高速緩沖模式’用于閃速存儲(chǔ)器的情況下，閃速存儲(chǔ)器件允許將信息數(shù) 據(jù)寫入閃存器件的高速緩沖存儲(chǔ)扇區(qū)，而將先前接收到的信息數(shù)據(jù)從高速緩沖存儲(chǔ)器編程 (即，存儲(chǔ))到閃速存儲(chǔ)器核(閃速存儲(chǔ)器件具有兩個(gè)高速緩沖存儲(chǔ)扇區(qū)或兩個(gè)高速緩沖存
儲(chǔ)器)中。在這樣的‘高速緩沖模式’操作中，將至少兩個(gè)閃速存儲(chǔ)器件，器件0、器件1.....
器件N-I分配或連接至公共數(shù)據(jù)總線B。
權(quán)利要求
一種在將信息數(shù)據(jù)寫入閃速存儲(chǔ)器件時(shí)處理寫錯(cuò)誤的方法，其中，將兩個(gè)或更多個(gè)閃速存儲(chǔ)器件(器件1、器件1、器件N 1)分配至公共數(shù)據(jù)總線(B)，并且在總線寫周期中，這些閃速存儲(chǔ)器件中的兩個(gè)或更多個(gè)被順序地饋送以要存儲(chǔ)于其中的所述信息數(shù)據(jù)，所述方法包括步驟 在所述總線寫周期中，所述閃速存儲(chǔ)器件中的至少一個(gè)不被饋送所述信息數(shù)據(jù)的當(dāng)前部分以供存儲(chǔ)； 至少在將所述信息數(shù)據(jù)的當(dāng)前部分寫入所述閃速存儲(chǔ)器件中的當(dāng)前一個(gè)的頁(yè)面中時(shí)出現(xiàn)錯(cuò)誤的情況下，將所述信息數(shù)據(jù)的所述當(dāng)前部分寫入非閃速存儲(chǔ)器(SRAM)； 在后續(xù)總線寫周期期間，在包含缺陷頁(yè)面的閃速存儲(chǔ)器件正?？臻e的情況下，將該空閑時(shí)間段用于將所述信息數(shù)據(jù)的相應(yīng)存儲(chǔ)部分從所述非閃速存儲(chǔ)器(SRAM)拷貝至該閃速存儲(chǔ)器件的被設(shè)定為用于保存的或無(wú)缺陷的頁(yè)面。
2.根據(jù)權(quán)利要求1所述的方法，其中，在連續(xù)總線寫周期中的每一個(gè)中，所述總線上的 所述閃速存儲(chǔ)器件中不同的一個(gè)不被饋送所述信息數(shù)據(jù)的當(dāng)前部分以供存儲(chǔ)。
3.根據(jù)權(quán)利要求1或2所述的方法，其中，所述非閃速存儲(chǔ)器(SRAM)是SRAM存儲(chǔ)器。
4.根據(jù)權(quán)利要求1至3之一所述的方法，其中，所述閃速存儲(chǔ)器件(器件0、器件1、器 件N-1)在高速緩沖模式下進(jìn)行操作。
5.根據(jù)權(quán)利要求1至3之一所述的方法，其中，所述閃速存儲(chǔ)器件(器件0、器件1、器 件N-1)不在高速緩沖模式下進(jìn)行操作，并且三個(gè)或更多個(gè)閃速存儲(chǔ)器件被分配至所述公 共數(shù)據(jù)總線(B)。
6.一種在將信息數(shù)據(jù)寫入閃速存儲(chǔ)器件時(shí)處理寫錯(cuò)誤的裝置，所述裝置包括-至少一條公共數(shù)據(jù)總線(B)；-被分配至所述數(shù)據(jù)總線(B)中的每一條的兩個(gè)或更多個(gè)閃速存儲(chǔ)器件(器件0、器件 1、器件N-1)以及至少一個(gè)非閃速存儲(chǔ)器(SRAM)，其中，所述數(shù)據(jù)總線中的每一條經(jīng)由FIFO器件接收應(yīng)用數(shù)據(jù)，在總線寫周期中，每條 總線的這些閃速存儲(chǔ)器件中的兩個(gè)或更多個(gè)被順序地饋送以要存儲(chǔ)于其中的所述信息數(shù) 據(jù)，其中，在所述總線寫操作周期中，所述閃速存儲(chǔ)器件中的至少一個(gè)不被饋送所述信息 數(shù)據(jù)的當(dāng)前部分以供存儲(chǔ)，其中，至少在將所述信息數(shù)據(jù)的當(dāng)前部分寫入所述閃速存儲(chǔ)器件中當(dāng)前一個(gè)的頁(yè)面中 時(shí)出現(xiàn)錯(cuò)誤的情況下，將所述信息數(shù)據(jù)的所述當(dāng)前部分寫入所述非閃速存儲(chǔ)器(SRAM)；其中，在后續(xù)總線寫周期期間，在包含缺陷頁(yè)面的閃速存儲(chǔ)器件正?？臻e的情況下，將 該空閑時(shí)間段用于將所述信息數(shù)據(jù)的相應(yīng)存儲(chǔ)部分從所述非閃速存儲(chǔ)器(SRAM)拷貝至該 閃速存儲(chǔ)器件的被設(shè)定為用于保存的或無(wú)缺陷的頁(yè)面。
7.根據(jù)權(quán)利要求6所述的裝置，其中，在連續(xù)總線寫周期中的每一個(gè)中，所述總線上的 所述閃速存儲(chǔ)器件中不同的一個(gè)不被饋送所述信息數(shù)據(jù)的當(dāng)前部分以供存儲(chǔ)。
8.根據(jù)權(quán)利要求6或7所述的裝置，其中，所述非閃速存儲(chǔ)器(SRAM)是SRAM存儲(chǔ)器。
9.根據(jù)權(quán)利要求6至8之一所述的裝置，其中，所述閃速存儲(chǔ)器件(器件0、器件1、器 件N-1)在高速緩沖模式下進(jìn)行操作。
10.根據(jù)權(quán)利要求6至8之一所述的裝置，其中，所述閃速存儲(chǔ)器件(器件0、器件1、器件N-1)不在高速緩沖模式下進(jìn)行操作，并且三個(gè)或更多個(gè)閃速存儲(chǔ)器件被分配至所述公 共數(shù)據(jù)總線(B)。
全文摘要
本發(fā)明公開了一種將信息數(shù)據(jù)寫入閃速存儲(chǔ)器件時(shí)處理寫錯(cuò)誤的方法和裝置。為了寫入，在面向頁(yè)面模式中物理訪問(wèn)閃速存儲(chǔ)器件，但是這樣的器件在操作中不是無(wú)錯(cuò)的。根據(jù)本發(fā)明，當(dāng)在總線(B)寫周期中，順序地將信息數(shù)據(jù)寫入被分配至公共數(shù)據(jù)總線的閃速存儲(chǔ)器件(器件0、器件1、器件N-1)時(shí)，至少一個(gè)所述閃速存儲(chǔ)器件不被饋送所述信息數(shù)據(jù)的當(dāng)前部分以供存儲(chǔ)。在將當(dāng)前信息數(shù)據(jù)部分寫入所述閃速存儲(chǔ)器件的當(dāng)前一個(gè)的頁(yè)面時(shí)發(fā)生錯(cuò)誤的情況下，將所述當(dāng)前信息數(shù)據(jù)部分寫入非閃速存儲(chǔ)器(SRAM)。在后續(xù)總線寫周期期間，在包含缺陷頁(yè)面的閃速存儲(chǔ)器件正?？臻e的情況下，將該空閑時(shí)間段用于將所述信息數(shù)據(jù)的相應(yīng)存儲(chǔ)部分從所述非閃速存儲(chǔ)器拷貝至該閃速存儲(chǔ)器件的無(wú)缺陷頁(yè)面。
文檔編號(hào)G06F13/16GK101937719SQ20101021836
公開日2011年1月5日 申請(qǐng)日期2010年6月28日 優(yōu)先權(quán)日2009年6月29日
發(fā)明者湯姆森·布魯內(nèi), 米夏埃爾·德雷克斯勒, 迪特爾·豪普特 申請(qǐng)人:湯姆森許可貿(mào)易公司