專利名稱：運(yùn)算電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種運(yùn)算電路，用于基于Log-MAP算法修正通過(guò)Max-Log-MAP算法計(jì) 算的近似值。
背景技術(shù)：
在數(shù)字通信系統(tǒng)中，使用用于修正傳輸線中出現(xiàn)的錯(cuò)誤的糾錯(cuò)碼。特別地，在移 動(dòng)通信系統(tǒng)中，其中無(wú)線電場(chǎng)強(qiáng)度由于衰落而劇烈變化，并且由此可能出現(xiàn)錯(cuò)誤，對(duì)于糾錯(cuò) 碼需要高的修正能力。turbo碼，其是糾錯(cuò)碼的一個(gè)示例，作為具有接近于Shannon限制并 且在例如作為第三代移動(dòng)通信系統(tǒng)的W-CDMA(寬帶碼分多址)或CDMA-2000中使用的具 有糾錯(cuò)能力的碼，是引人注目的。這在例如，日本未經(jīng)審查專利申請(qǐng)公開(kāi)No. 2004-80508、 2004-194326,2002-344330,2002-100995 禾口 A.Taffin ^"Generalized stopping criterion for iterative decoders，，IEEEElectronics Letters, 2003 年 6 月 26 日，卷 39，No. 13中公開(kāi)。圖15是示出用于生成turbo碼的典型編碼裝置結(jié)構(gòu)的框圖。該編碼裝置101例 如可以被設(shè)置在通信系統(tǒng)的發(fā)送側(cè)，以便將作為編碼前數(shù)據(jù)的信息比特(系統(tǒng)化比特系 統(tǒng)化部分(Systematic Portion)) U編碼為作為并行級(jí)聯(lián)卷積碼(PCCC)的turbo碼，并將 turbo碼輸出到傳輸線路等的外部。turbo碼不局限于并行級(jí)聯(lián)卷積碼，并且可以是能夠被 turbo解碼的任何代碼，例如，串行級(jí)聯(lián)卷積碼。如圖15所示，編碼裝置101包括作為系統(tǒng)化卷積編碼器的第一編碼器102和第二 編碼器103、以及對(duì)數(shù)據(jù)進(jìn)行交織(即，重新排列)的交織器104。第一編碼器102對(duì)輸入的系統(tǒng)化部分U進(jìn)行編碼，以生成冗余位(下文中稱為“奇 偶校驗(yàn)位”)Pl，并將該奇偶校驗(yàn)位Pl輸出到外部。交織器104將該輸入的系統(tǒng)化部分U的 每一個(gè)比特重新排列為指定的交織碼型，以生成系統(tǒng)化部分Uint，并將所生成的系統(tǒng)化部分 Uint輸出到第二編碼器103。第二編碼器103對(duì)系統(tǒng)化部分Uint進(jìn)行編碼，以生成奇偶校驗(yàn) 位P2，并將該奇偶校驗(yàn)位P2輸出到外部。簡(jiǎn)而言之，編碼裝置101生成系統(tǒng)化部分U、奇偶校驗(yàn)位P1、系統(tǒng)化部分Uint、和奇 偶校驗(yàn)位P2。一對(duì)系統(tǒng)化部分U和奇偶校驗(yàn)位Pl (U，P)被稱為第一基本碼(Elemental Code) Ε, 一對(duì)系統(tǒng)化部分Uint和奇偶校驗(yàn)位Ρ2 (Uint，Ρ2)被稱為第二基本碼Eint。turbo解碼具有兩個(gè)特征，(1)使用多個(gè)具有相對(duì)簡(jiǎn)單和小的結(jié)構(gòu)的系統(tǒng)編碼器， 和(2)每個(gè)編碼器通過(guò)交織器(重新排列元件)聯(lián)接到作為針對(duì)編碼器的輸入的信息比 特。特征(2)目的在于，通過(guò)將具有重新排列的序列的信息比特輸入到編碼器，在不 同的編碼器中生成不同的碼字序列。因此在解碼側(cè)中的碼字之間，每個(gè)碼字的解碼結(jié)果是補(bǔ)足的，由此提高了糾錯(cuò)能力。特征(1)目的在于，使用信息比特用于碼字之間的解碼結(jié)果的互補(bǔ)。例如， 3GPP(第三代伙伴項(xiàng)目)要求使用兩個(gè)8狀態(tài)系統(tǒng)化卷積編碼器作為特征(1)。3GPP工作 于諸如W-CDMA的第三代移動(dòng)通信系統(tǒng)的標(biāo)準(zhǔn)化。圖15中的編碼器1的輸出對(duì){U，P1}被稱為第一基本碼，并且另一輸出對(duì)IUint， P2}被稱為第二基本碼。比特Uint未實(shí)際輸出，并且三個(gè)比特U、P1和P2輸出到后繼級(jí)。盡 管終止比特實(shí)際上同時(shí)輸出，但是為了簡(jiǎn)化描述，將其忽略。出于該原因，由3GPP標(biāo)準(zhǔn)定義 的turbo碼的編碼速率是1/3。像這樣對(duì)該編碼后的turbo碼進(jìn)行解碼被稱為turbo解碼。在turbo解碼過(guò)程中， 用于對(duì)第一基本碼E解碼的第一解碼器和用于對(duì)第二基本碼Eint解碼的第二解碼器之間交 換外部信息，同時(shí)重復(fù)執(zhí)行解碼。解碼器的數(shù)目不局限于兩個(gè)，可以根據(jù)turbo碼的基本碼 數(shù)量使用兩級(jí)或更多級(jí)的解碼器。圖16示出了典型的用于turbo解碼的解碼設(shè)備。turbo解碼具有一個(gè)特征，即(1) 當(dāng)在多個(gè)基本碼之間交換外部信息時(shí)，迭代處理。如圖16所示，典型的解碼設(shè)備201包括第一解碼器202、第二解碼器203、交織存 儲(chǔ)器204、解交織存儲(chǔ)器205和硬判決/CRC判決部分206。具有該配置的解碼設(shè)備201中的turbo解碼過(guò)程包括下列步驟。(A)第二解碼器203自解交織存儲(chǔ)器205讀取外部信息，并且將該外部信息和第一 基本碼輸入到第一解碼器202中。然后，自第一解碼器202輸出外部信息，并且將其寫(xiě)入到 交織存儲(chǔ)器204。(B)第一解碼器202自交織存儲(chǔ)器204讀取外部信息，并且將該外部信息和第二基 本碼輸入到第二解碼器203。然后，自第二解碼器203輸出外部信息，并且將其寫(xiě)入到交織 存儲(chǔ)器205。(C)在解碼過(guò)程的最后的迭代中，第二解碼器203自解交織存儲(chǔ)器205讀取對(duì)數(shù)似 然比LLR，在硬判決/CRC判決部分206中作出硬判決，并且最后由CRC執(zhí)行錯(cuò)誤檢查。在turbo解碼過(guò)程中，首先執(zhí)行步驟㈧。在該步驟中，來(lái)自第二解碼器203的外 部信息是初始值(=0)。然后，執(zhí)行步驟(B)，而且再次執(zhí)行步驟(A)。隨后，將步驟(B)和 (A)迭代任意次數(shù)。在最后的迭代中，執(zhí)行步驟(B)。在該步驟中，第二解碼器203輸出對(duì) 數(shù)似然比，而非外部信息。其后，最后執(zhí)行步驟(C)。由于turbo碼是系統(tǒng)化比特，因此信息比特U包含在接收序列中。外部信息是指 出似然度為“0”(等效于似然度為“1”)的值(先驗(yàn)值)，其是在解碼之前針對(duì)信息比特U 預(yù)先定義的。turbo解碼是在第一和第二基本碼之間交換(互補(bǔ))解碼時(shí)每個(gè)信息比特是 “0”的概率的過(guò)程，由此提高了概率的準(zhǔn)確性，并且增強(qiáng)了糾錯(cuò)能力。外部信息可由軟輸出解碼器的輸出(對(duì)數(shù)似然比LLR)生成。存在兩種類型的軟 輸出生成MAP和S0VA。MAP算法通常是更廣泛使用的，這是因?yàn)槠漭^高的糾錯(cuò)能力。MAP、 Log-MAP和Max-Log-MAP主要被稱為MAP算法。在描述MAP、Log-MAP和Max-Log-MAP之前，下面描述了對(duì)數(shù)似然比LLR。類似于 外部信息，對(duì)數(shù)似然比LLR也指出信息比特U的似然度“0”。盡管外部信息是先驗(yàn)值，但是 對(duì)數(shù)似然比LLR被稱為后驗(yàn)值，對(duì)數(shù)似然比由下式1表示
對(duì)數(shù)似然比 其中PO表示概率，Uk表示第k個(gè)信息比特，y表示接收序列，P(uk = +l|y)表示當(dāng)接收到接收序列y時(shí)第k個(gè)信息是+1 ( =“0”)的概率，并且P(uk = -l|y)表示當(dāng)接收到接收序列y時(shí)第k個(gè)信息是_1 ( = “ 1”)的概率。
(2)其中sign []表示硬判決。對(duì)數(shù)似然比LLR由式1表示。在該式中，“0”由+1表示，而“1”由“-1”表示。為 “0”的概率和為“1”的概率的對(duì)數(shù)比用于獲得似然度，其指出“0”還是“1”更有可能的。如 果為“0”的概率高于為“1”的概率，則這些概率的比大于1，并且對(duì)數(shù)比大于0(正數(shù))。另 一方面，如果為“1”的概率高于為“0”的概率，則這些概率的比是小于1的小數(shù)值，并且對(duì) 數(shù)比小于0(負(fù)數(shù))。因此，為“0”或“1”的概率可以通過(guò)對(duì)數(shù)似然比的符號(hào)(正或負(fù))確 定。如果為“0”的概率和為“1”的概率相等，則它們的比是1并且對(duì)數(shù)比是0，因此不清楚 哪個(gè)概率更高。式2表示關(guān)于第k個(gè)信息比特Uk的對(duì)數(shù)似然比LLR。式2中的Uk是關(guān)于接收側(cè) 的第k個(gè)信息比特的估計(jì)，其是LLR(=“0”或“1”)的硬判決的結(jié)果。硬判決sign口是調(diào) 取符號(hào)二進(jìn)制比特的處理，并且當(dāng)該值是正的時(shí)，其指出“0”，或者當(dāng)該值是負(fù)的時(shí)，其指出 “1”。因此，式2表示關(guān)于第k個(gè)信息比特的LLR。下面描述MAP、Log-MAP 和 Max-Log-MAP 算法。MAP (最大后驗(yàn)概率)算法MAP,其代表最大后驗(yàn)概率，是一種用于使作為后驗(yàn)值的LLR(后驗(yàn)概率)最大的解 碼算法，并且還被稱為后驗(yàn)概率最大化解碼。MAP算法使用下式3計(jì)算對(duì)數(shù)似然比L(Uk)，其是基于上式(1)的數(shù)個(gè)公式轉(zhuǎn)換的 結(jié)果。在該式中，Y表示網(wǎng)格的轉(zhuǎn)移概率，α表示關(guān)于從起點(diǎn)轉(zhuǎn)移到終點(diǎn)的每個(gè)網(wǎng)格狀態(tài) 的實(shí)現(xiàn)概率，而β表示反向從終點(diǎn)開(kāi)始的實(shí)現(xiàn)概率。網(wǎng)格是時(shí)基部署的編碼器的狀態(tài)轉(zhuǎn)移 圖。這被成為網(wǎng)格圖。對(duì)數(shù)似然比 在MAP算法中，使用網(wǎng)格圖(狀態(tài)轉(zhuǎn)移圖)執(zhí)行Viterbi解碼。網(wǎng)格圖上的每個(gè)時(shí) 間點(diǎn)的連接每個(gè)狀態(tài)的路徑，對(duì)應(yīng)于待解碼的編碼序列。計(jì)算關(guān)于可能路徑的似然度(路 徑度量)，并且具有最高似然度的路徑被解碼為幸存路徑。首先描述網(wǎng)格圖。圖17是示出用于輸出遞歸卷積碼的遞歸卷積編碼器的視圖。圖 18是示出其狀態(tài)轉(zhuǎn)移的示意圖。在該遞歸卷積編碼器中，存儲(chǔ)在Dl和D2中的值，由于通過(guò)輸入端INPUT提供的輸 入比特而變化。在遞歸編碼器中，D2的輸出被轉(zhuǎn)發(fā)到輸入端INPUT側(cè)，由此實(shí)現(xiàn)了遞歸卷積編碼。圖18示出了 Dl和D2的可能的值(即，(00)、(01)、(10)和(11))。例如，在圖18 中，0/0表示輸入比特/輸出比特。Dl和D2的值根據(jù)通過(guò)輸入端INPUT輸入的輸入比特 “0”或“1”轉(zhuǎn)移。例如，當(dāng)(D1D2)是(00)時(shí)，如果通過(guò)輸入端INPUT輸入“0”，則卷積編碼 器通過(guò)輸出端OUTPUT輸出“0”。另一方面，如果輸入“1”，則卷積編碼器輸出“1”，并且Dl 和D2移至狀態(tài)(10)。圖19是時(shí)基部署圖18的狀態(tài)轉(zhuǎn)移圖的網(wǎng)格圖。在圖19中，實(shí)線箭頭表示輸入比 特為“0”時(shí)的Dl和D2的狀態(tài)轉(zhuǎn)移，并且虛線表示輸入比特為“1”時(shí)的Dl和D2的狀態(tài)轉(zhuǎn) 移。水平軸表示時(shí)基，并且k-Ι和k表示給定正時(shí)。在網(wǎng)格圖上的前向方向中執(zhí)行Viterbi解碼由此計(jì)算路徑度量的過(guò)程被稱為前 向過(guò)程。在與前向過(guò)程的相反方向中執(zhí)行Viterbi解碼由此計(jì)算路徑度量的過(guò)程被稱為后 向過(guò)程。在前向過(guò)程中計(jì)算的路徑度量值被稱為α路徑度量，并且在后向過(guò)程中計(jì)算的路 徑度量值被稱為β路徑度量。Y表示從正時(shí)(k-Ι)處的特定狀態(tài)(例如，狀態(tài)(11))轉(zhuǎn)移 到正時(shí)k處的特定狀態(tài)(例如，狀態(tài)(11))的概率，其被稱為分支度量。值α和β表示處 于正時(shí)(k-Ι)和k處的相關(guān)狀態(tài)(例如，狀態(tài)(11))的概率。由α路徑度量、β路徑度量 和分支度量(Y)計(jì)算對(duì)數(shù)似然比LLR。圖20是描述使用網(wǎng)格圖計(jì)算轉(zhuǎn)移概率的方法的視圖。下面將關(guān)于值α和β的 計(jì)算公式示為式4和5。如上文所述，值Y表示網(wǎng)格上的特定時(shí)間點(diǎn)的每個(gè)狀態(tài)中的轉(zhuǎn)移 概率。由下式4表示的值α，表示在前向方向(即在網(wǎng)格圖上從起點(diǎn)到終點(diǎn)的方向)中針 對(duì)每個(gè)狀態(tài)的實(shí)現(xiàn)概率，并且其是前向方向中的Y的和。由下式5表示的值β，是后向方 向(即從終點(diǎn)到起點(diǎn)的方向)中的Y的和。實(shí)現(xiàn)概率 實(shí)現(xiàn)概率 例如，如果Cik(OO)表示正時(shí)k處的狀態(tài)(00)(其在下文中被稱為狀態(tài)(OO)k) 中存在的前向方向中的實(shí)現(xiàn)概率，則ak(00)是Cilri(OO)與從狀態(tài)(OO)lri中的實(shí)現(xiàn)概率 Qk^1(OO)到狀態(tài)(OO)k的轉(zhuǎn)移概率Yk(00，00)的積同狀態(tài)(Ol)lri中的實(shí)現(xiàn)概率Olri(Ol) 與從狀態(tài)到狀態(tài)(OO)k的轉(zhuǎn)移概率Yk(OLOO)的積的和，如圖20和式4所示。而且，如果^V1(OO)表示正時(shí)k-Ι處的狀態(tài)(00)(其在下文中被稱為狀態(tài)(OO)kJ 中存在的后向方向中的實(shí)現(xiàn)概率，則β,-! (00)是β (00)與從狀態(tài)(OO)H中的實(shí)現(xiàn)概率 β ^1(OO)到狀態(tài)(OO)k的轉(zhuǎn)移概率Yk(00，00)的積同狀態(tài)(Ol)H中的實(shí)現(xiàn)概率^H(Ol) 與從狀態(tài)(OO)H到狀態(tài)(IO)k的轉(zhuǎn)移概率yk(00,10)的積的和，如圖20和式5所示。在式4和5中，a (S)和β (s)表示當(dāng)前狀態(tài)s和前一狀態(tài)S'中的路徑度量，并 且Y (S'，S)表示從S'到S的狀態(tài)轉(zhuǎn)移的概率。圖21是描述由值α、β和Y計(jì)算對(duì)數(shù)似然比LLR的方法的視圖。如圖21中所 示，前向方向中的實(shí)現(xiàn)概率α、后向方向中的實(shí)現(xiàn)概率β和狀態(tài)之間的轉(zhuǎn)移概率Y的相 乘，給出了考慮到網(wǎng)格上的所有時(shí)間點(diǎn)的相關(guān)時(shí)間點(diǎn)處的轉(zhuǎn)移概率。對(duì)應(yīng)于輸入“0”的轉(zhuǎn) 移概率的積是3 0，并且對(duì)應(yīng)于輸入“1”的轉(zhuǎn)移概率的積是δ 。δ0和δ 1的對(duì)數(shù)比，即 log( δ 0/ δ 1)，是由上式3表示的對(duì)數(shù)似然比LLR0對(duì)數(shù)似然比和外部信息滿足下式6。具體地，turbo解碼過(guò)程通過(guò)從表示對(duì)數(shù)似然比LLR的式6兩側(cè)減去內(nèi)信息，計(jì)算外部信息。對(duì)數(shù)似然比: 其中Lc表示由傳輸線確定的常數(shù)， yks表示系統(tǒng)化部分， Le(Uk)表示前一外部信息(先驗(yàn)信息)，Lcyks+Le(uk)表示內(nèi)信息，并且

表示外部信息。 .Log-MAP 算法下面描述Log-MAP算法。如上文所述，MAP算法計(jì)算概率的積，并且因此其需 要乘發(fā)器，其引起了電路尺寸的顯著增加。因此，在實(shí)際的應(yīng)用中，使用Log-MAP或者 MAX-Log-MAP算法，其在對(duì)數(shù)域中近似或者簡(jiǎn)化MAP算法中的概率計(jì)算。下式7 11中示 出了近似式。
如式7 9所示，值α、Υ和β分別通過(guò)對(duì)數(shù)近似，并且被定義為Α、Γ和B，由 此給出了式10和11，其是式4和5的變形版本。然而，式10和11包含這樣的項(xiàng)，即將括號(hào) exp.內(nèi)部的計(jì)算替換為Ai,導(dǎo)致了下面的式12，其提出了實(shí)際應(yīng)用中的問(wèn)題。因此，將式12 進(jìn)一步分解為下面的式13。
在上式中，值i表示轉(zhuǎn)移到特定狀態(tài)的路徑數(shù)目。在圖20的示例中，在前向方 向中轉(zhuǎn)移到狀態(tài)(OO)k的路徑數(shù)目是2，并且AM表示較大的一個(gè)路徑。實(shí)際上，基于式13 執(zhí)行計(jì)算。這是Log-MAP算法。特別地，一種典型的技術(shù)通過(guò)將式13右側(cè)的第二項(xiàng)設(shè)為 log(l+e_x)，實(shí)現(xiàn)了利用LUT的解碼。還已知一種利用固定值或-ax+b進(jìn)行進(jìn)一步的近似的 技術(shù)。特別地，添加log(l+e_x)的操作有時(shí)被稱為L(zhǎng)og-sum。第二項(xiàng)中的項(xiàng)IAi-AtJ被稱為路徑度量值。MAX-Log-MAP 算法MAX-Log-MAP算法是一種進(jìn)一步近似由上面的式10和11表示的Log-MAP算法的 技術(shù)。近似式如下式14和15所示。具體地，在MAX-Log-MAP算法中，從上式10和11中消 除了 Log-sum項(xiàng)。項(xiàng)maxO是用于選擇最大值的操作，其等效于Viterbi算法中的ACS(加 比選)操作。因此，這是具有最低成本的簡(jiǎn)單方法，其使得能夠使用Viterbi算法執(zhí)行概率計(jì)算。
(14)

如上文所述，Log-MAP算法中的概率計(jì)算等效于利用Log-Sum(在下文中被稱為 Jacobian修正因子)修正Viterbi算法中的ACS操作。圖22示意性地示出了用于使用 Log-MAP算法執(zhí)行概率計(jì)算的電路。如圖22所示，用于執(zhí)行式13表示的計(jì)算的電路301包 括，ACS電路302，其比較輸入值，以選擇和輸出較大的輸入值，和Log-Sum電路303，其獲得 Jacobian修正因子并且計(jì)算同ACS電路302的操作結(jié)果的和。ACS電路302調(diào)取兩個(gè)Ai,其在下文中被稱為輸入Il和輸入12。ACS電路302包 括，使輸入Il和輸入12的反相值相加的加法器311、選擇器312和絕對(duì)值電路313。加法 器311使輸入Il和輸入12的反相值相加，根據(jù)結(jié)果是正的還是負(fù)的確定輸入Il和12的 哪個(gè)值是較大的，并且將確定結(jié)果提供給選擇器312。根據(jù)確定結(jié)果，選擇器312選擇并且 輸出輸入Il和12中的較大的一個(gè)(=Am)。絕對(duì)值電路313輸出加法器311的結(jié)果的絕 對(duì)值，其是輸入Il和12之間的差。該值是上式13中的路徑度量值IAi-AtJ。Log-Sum電路303基于上面的值計(jì)算log(l+e~ ("IAi-Aj)) 0可以使用利用固定值 或者-ax+b的近似式，或者使用利用log(l+e_x)的LUT，執(zhí)行修正因子的計(jì)算。隨后，加法 器321使獲得的結(jié)果同來(lái)自ACS電路302的輸出Am相加，并且輸出結(jié)果S。然而，上文的技術(shù)需要實(shí)現(xiàn)LUT或者實(shí)現(xiàn)用于近似式中包含的乘法和加法的電 路，其引起了電路尺寸和數(shù)據(jù)路徑延遲的增加。如果可以使用僅具有X的比特操作的簡(jiǎn)單 電路，而非實(shí)現(xiàn)LUT或者乘法/加法電路，計(jì)算Log-sum修正因子，則將能夠提供具有較小 的電路和較少的延遲的解碼設(shè)備。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供了一種用于基于Log-MAP算法修正通過(guò) Max-Log-MAP算法計(jì)算的近似值的運(yùn)算電路，其包括第一邏輯電路，其對(duì)包含由多個(gè)比特 組成的路徑度量值的1個(gè)或多個(gè)高位比特的第一比特組執(zhí)行邏輯OR運(yùn)算；第二邏輯電路， 其將第二比特組的每個(gè)比特反相并且輸出第三比特組，該第二比特組包含路徑度量值的1 個(gè)或多個(gè)比特且這些比特比路徑度量值的所述高位比特的位低；第三邏輯電路，其對(duì)第一
9邏輯電路的輸出和第三比特組的每個(gè)比特執(zhí)行邏輯AND運(yùn)算并輸出第四比特組；和修正因 子輸出部分，其指數(shù)地改變一個(gè)與第四比特組相關(guān)聯(lián)的值并且將經(jīng)過(guò)改變的值作為修正因 子而輸出。本發(fā)明的該方面通過(guò)路徑度量值的比特操作獲得了 Log-MAP算法中的修正因子 (路徑度量差PMD)，由此減小了電路尺寸并且抑制了數(shù)據(jù)路徑延遲。本發(fā)明在用于基于Log-MAP算法修正通過(guò)Max-Log-MAP算法計(jì)算的近似值的運(yùn)算 電路中實(shí)現(xiàn)了電路尺寸減小和數(shù)據(jù)路徑延遲抑制。


通過(guò)下面的描述，結(jié)合附圖，本發(fā)明的上文的和其他的目的、優(yōu)點(diǎn)和特征將變得更 加顯而易見(jiàn)，在附圖中圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的運(yùn)算電路的視圖；圖2是示出根據(jù)本發(fā)明的第一實(shí)施例的運(yùn)算電路的詳細(xì)示例的電路圖；圖3是示出根據(jù)本發(fā)明的第一實(shí)施例，在修正電路中獲得的CF輸出部分的輸出CF 的曲線圖；圖4是示出相互比較的CF(修正曲線)和真實(shí)Jacobian修正因子(理想曲線) 的視圖；圖5是示出當(dāng)CF固定且最大值A(chǔ)m可變時(shí)的修正電路的輸出的曲線圖；圖6是示出當(dāng)CF可變且最大值A(chǔ)m固定時(shí)的修正電路的輸出的曲線圖；圖7是示出根據(jù)本發(fā)明的第二實(shí)施例的運(yùn)算電路的視圖；圖8是示出根據(jù)本發(fā)明的第二實(shí)施例的運(yùn)算電路的詳細(xì)示例的電路圖；圖9是示出根據(jù)本發(fā)明的第二實(shí)施例，在修正電路中獲得的CF輸出部分的輸出CF 的曲線圖；圖10是分別示出當(dāng)不進(jìn)行修正(Am的值)時(shí)和當(dāng)CF輸出=2和4時(shí)的修正電路 的輸出的曲線圖；圖11是分別示出當(dāng)Am = O時(shí)的修正電路的輸出和當(dāng)Am = 2和341時(shí)的同CF輸 出取邏輯OR的輸出的曲線圖；圖12是示出當(dāng)使用傳統(tǒng)的技術(shù)(Max-Log-MAP)和使用Log-sum-MAP(通過(guò)使用 LUT)時(shí)的對(duì)結(jié)果進(jìn)行比較的根據(jù)第一和第二實(shí)施例的運(yùn)算電路中的計(jì)算結(jié)果的曲線圖；圖13是示出了本發(fā)明的關(guān)于電路尺寸的效果的視圖；圖14是示出了本發(fā)明的關(guān)于數(shù)據(jù)延遲率的效果的視圖；圖15是示出用于生成turbo碼的典型的編碼裝置的視圖；圖16是示出用于turbo解碼的典型的解碼設(shè)備的視圖；圖17是示出用于輸出遞歸卷積碼的遞歸卷積編碼器的視圖；圖18是示出圖17中所示的遞歸卷積碼的狀態(tài)轉(zhuǎn)移的示意圖；圖19是示出網(wǎng)格圖的視圖；圖20是用于描述使用網(wǎng)格圖獲得轉(zhuǎn)移概率的方法的視圖；圖21是用于描述由概率α、β和Y計(jì)算對(duì)數(shù)似然比LLR的方法的視圖；并且圖22是示出用于傳統(tǒng)Log-MAP算法中的概率計(jì)算的示意圖。
具體實(shí)施例方式現(xiàn)將通過(guò)參考說(shuō)明性實(shí)施例描述本發(fā)明。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)認(rèn)識(shí)到，使用本 發(fā)明的教授內(nèi)容可以實(shí)現(xiàn)許多可替換的實(shí)施例，并且本發(fā)明不限于出于解釋性目的而說(shuō)明 的實(shí)施例。此處通過(guò)參考附圖描述了本發(fā)明的示例性實(shí)施例。根據(jù)本發(fā)明的實(shí)施例的運(yùn)算電 路在turbo解碼設(shè)備中的用于計(jì)算外部信息或?qū)?shù)似然比的軟輸出解碼部分中使用。該運(yùn) 算電路計(jì)算用于修正在Max-Log-MAP算法中獲得的近似值的Log-MAP算法中的Jacobian 修正因子，或者修正在Max-Log-MAP算法中獲得的近似值。第一實(shí)施例圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的運(yùn)算電路的視圖。該實(shí)施例的運(yùn)算電路可 被布置在用于對(duì)上文所述的如圖16所示的turbo碼解碼的解碼設(shè)備201的解碼器202和 203中。解碼器202和203計(jì)算如下式16所表示的對(duì)數(shù)似然比。對(duì)數(shù)似然比
(16)其中L。表示由傳輸線確定的常數(shù)，yks表示系統(tǒng)化部分，Le (Uk)表示前一外部信息(先驗(yàn)信息)，Lcyks+Le (Uk)表示內(nèi)信息，并且
斗廣介爲(wèi)⑷、
表示外部信息。 外部信息通過(guò)對(duì)數(shù)似然比計(jì)算，并且在解碼器202和203之間交換用于迭代操作， 由此對(duì)接收數(shù)據(jù)解碼。為了獲得對(duì)數(shù)似然比，獲得了式19和20，其是通過(guò)式17和18近似 的。根據(jù)該實(shí)施例的運(yùn)算電路是用于獲得式19和20的電路。
Ak O) = log Yj exp(A-i O ’) + Γ, (S ’，s))
Β,_λ (S) = log X cxp(Bk (S) + Fk (s \ s))
V JCJ例如，式19可被近似為下式21。 Λ O) = Iog ZexpC^^CO + r^O ) =Iog
(17)
(18)
(19)
(20)
V f
Σ exP ⑷ =Am+log
1+ X exp(-|4-
V A* A^f
(21)
11
Am =max4具體地，運(yùn)算電路1接收Ai,其是網(wǎng)格上的一個(gè)時(shí)間點(diǎn)處的實(shí)現(xiàn)概率的對(duì)數(shù)近似 值，并且獲得Ak(s)或者Blri(S)。盡管在該示例中輸入Ai被描述為AJ = II)和4( = 12)， 但是其可以是兩個(gè)或多個(gè)值。運(yùn)算電路1包括ACS電路2和修正電路3。ACS電路2從輸入Il和12中確定最 大值A(chǔ)m。修正電路3自ACS電路2接收路徑度量值IAi-AtJ。然后修正電路3由路徑度量 值獲得Jacobian修正因子，并且使該修正因子同最大值A(chǔ)m相加，由此修正最大值A(chǔ)M。最大 值A(chǔ)m是通過(guò)Max-Log-MAP算法計(jì)算的近似值(最大值)。修正電路3將獲得的修正因子與 通過(guò)ACS電路2獲得的最大值A(chǔ)m相加，并且輸出如式19或20表示的Ak(S)或Blrl (s)。ACS電路2包括加法器11、選擇器12和絕對(duì)值電路13。加法器11接收輸入12的 反相輸入和輸入II，并且根據(jù)它們的量值關(guān)系輸出進(jìn)位輸出。具體地，如果Il < 12，則Il 和12之間的差是負(fù)的(_)，并且進(jìn)位輸出被輸出到選擇器12。選擇器12也接收輸入Il和 12，并且基于進(jìn)位輸出選擇并輸出較大的值。輸出值對(duì)應(yīng)于式19中的值A(chǔ)m。加法器11的 輸出是11-12，它被提供給絕對(duì)值電路13，并且絕對(duì)值|I1-I2|(= IAi-Aj)被提供給修正 電路3。盡管在該實(shí)施例中11比特的數(shù)據(jù)被提供作為Il和12，但是數(shù)據(jù)不限于11比特， 并且其可以是較小的或較大的比特。在下面的描述中，從MSB開(kāi)始，每個(gè)比特由x(10)、
χ(9).....x(0)表示，并且被表達(dá)為第一比特x(0)、第二比特x(l)等等。盡管在該實(shí)施例
中輸入被描述為兩個(gè)輸入Il和12，但是輸入可以是三個(gè)或更多個(gè)。修正電路3包括作為第一邏輯電路的NOR電路21、作為第二邏輯電路的反相器 22、作為第三邏輯電路的AND電路23、作為修正因子輸出部分的CF輸出部分24、和加法器 25。在該實(shí)施例中，NOR電路21輸出1比特反相邏輯0R，其是由作為11比特輸入數(shù)據(jù)的第 一比特組的所有5個(gè)高位比特(x(lO) x(6))計(jì)算的。反相器22使作為第二比特組的第 三比特x(2)到第六比特x(5)中的每個(gè)比特反相，并且將其輸出作為第三比特組。AND電路 23計(jì)算來(lái)自NOR電路21的輸出與來(lái)自每個(gè)反相器22的輸出的邏輯AND，并且將結(jié)果輸出 作為第四比特組。然后，CF輸出部分24將總共11個(gè)比特的修正比特CF(O) CF(IO)(修 正值CF)，其由來(lái)自AND電路23的4個(gè)輸出比特的4個(gè)低位比特和0數(shù)據(jù)的7個(gè)高位比特 組成，提供給加法器25。加法器25接收來(lái)自ACS電路2的最大值A(chǔ)M，使最大值A(chǔ)m與修正值 CF相加，并且將結(jié)果輸出，作為對(duì)數(shù)似然比LLR (s)。圖2示出了圖1所示的運(yùn)算電路的細(xì)節(jié)。在修正電路3中，輸入|11-12|(路徑 度量值=IAi-Aj)的比特寬度是w，輸入的每個(gè)比特是x(j) (0彡j彡w-1)，輸入到NOR電 路21的比特組的比特寬度是a (1 ^a^ ，而輸入到反相器22的比特組的比特寬度是 b (1彡b彡w-a-Ι)，并且用于定義自AND電路23和CF輸出部分24輸出的比特組之間的關(guān) 系的參數(shù)是c (-(w-1)彡c彡w-1)。來(lái)自NOR電路21的輸出sf、來(lái)自每個(gè)反相器22a 22d的輸出比特rs⑴、由每個(gè)AND電路23a 23d的輸出比特表示的值ns、和自CF輸出部 分24輸出的值CF，分別滿足下式22 25。 ns = rsXsf(24)CF = ns X 2C(25)在該實(shí)施例中，作為示例描述了其中a = 5、b = 4和c = 0的情況。如后面所描 述的，改變a、b和c使得能夠獲得所需的修正值CF。如圖2中所示，在修正電路3中，NOR 電路21計(jì)算χ (6) X(IO)的反相邏輯OR。反相器22包括反相器22a 22d，其分別輸出 χ (5) χ (2)的反相值作為rs (3) rs (0)。AND電路23包括AND電路23a 23d，其分別 輸出反相邏輯OR sf與rs(3) rs(0)的邏輯AND，作為ns (3) ns (0)。CF輸出部分24 輸出來(lái)自CF(O) CF(IO)的11比特。由于后面描述的參數(shù)c在該實(shí)施例中是0，CF輸出 部分24輸出CF(O) CF(3)，作為ns(0) ns (3)。高于CF (4)的高位比特全是0。輸出 CF在加法器25中與來(lái)自選擇器12的輸出Am相加，由此獲得輸出S。下文詳細(xì)地描述了上式22 25中的參數(shù)a、b和C。圖3是示出在修正電路3中 獲得的CF輸出部分24的輸出CF的曲線圖。圖3示出了當(dāng)改變參數(shù)a、b和c時(shí)CF輸出部 分24的輸出結(jié)果CF(其在下文中被稱為修正曲線)。在圖3中，修正曲線Ll L4將參數(shù) X、y和ζ的值表示為Cf_x_y_z。參數(shù)a = w-x、參數(shù)b = z，并且參數(shù)c = 2_lo&(y)。通 常，修正曲線是臺(tái)階狀曲線。在圖2所示的第一實(shí)施例中，w = IUa = 5、b = 4和c = 0， 因此(x，y，z) = (w-a，22_c，b) = (6，4，4)，其呈現(xiàn)出圖3中的修正曲線Li。如果改變輸入 到NOR電路21的比特?cái)?shù)目a，即參數(shù)X，則CF輸出部分24的輸出是使得臺(tái)階的大小指數(shù)改 變，如Ll和L2所指出的。具體地，參數(shù)χ = 6時(shí)的臺(tái)階的整體寬度和高度約4倍大于參數(shù) χ = 4時(shí)的臺(tái)階的整體寬度和高度。rs(i)表示用于使圖3中示出的修正線的斜率為負(fù)的操作，其從最低有效比特執(zhí) 行到低于用于sf的高位比特的給定比特χ。如果改變用于獲得rs(i)的比特?cái)?shù)目b，即參 數(shù)z，則每個(gè)臺(tái)階的寬度(分辨率)改變，如Ll和L4所指出的。寬度(準(zhǔn)確性)對(duì)應(yīng)于ζ =4的Ll中的4個(gè)比特，和ζ = 2的L4中的2個(gè)比特。AND電路23的輸出值ns是用于在圖3中χ是特定值或更高時(shí)將輸出ns設(shè)為0的 操作。在圖3中，如果χ的值是60或更高時(shí)，輸出變?yōu)槿?。如果改變用于確定AND電路 23的輸出比特ns(O) ns(3)對(duì)應(yīng)于CF(j)的哪個(gè)比特的參數(shù)c，即參數(shù)y，則當(dāng)臺(tái)階的數(shù) 目保持不變時(shí)，臺(tái)階的高度改變，如Ll和L3所示。y = 4處的高度是1，并且y = 2處的高 度是2。在該示例中，c = 0，并且ns(0) ns (3)分別對(duì)應(yīng)于CF(O) CF(3)。例如，如果c =2，貝丨J ns (0) ns (3) = CF (2) CF (5)，并且如果 c = -2，則 ns (2) ns (3) = CF (0) CF(I)0參數(shù)c表示ns(i)離開(kāi)最低有效比特CF(O)的偏移量。不與任何ns比特對(duì)應(yīng)的CF 的值全部被設(shè)為0?？梢愿鶕?jù)待要獲得的修正線的形狀任意地設(shè)定參數(shù)a、b和C。例如，增加臺(tái)階狀 修正線的分辨率(臺(tái)階數(shù)目)實(shí)現(xiàn)了對(duì)log(l+e~ (-χ))的近似。如果在使用LUT的級(jí)中進(jìn) 行修正，則由于臺(tái)階的數(shù)目較大，該實(shí)施例的運(yùn)算電路在電路尺寸方面變得比LUT更加有 利。這是因?yàn)椋贚UT中，隨著臺(tái)階數(shù)目變大，用于存儲(chǔ)表格的存儲(chǔ)器容量增加，并且用于比 較和選擇適當(dāng)?shù)姆秶倪x擇器的電路尺寸也相應(yīng)增加。這樣，通過(guò)改變參數(shù)a、b和c，即(X，y，ζ) = (W-a，22_% b)，可以按照需要改變修 正曲線的形狀。由于CF輸出部分24的輸出CF是將與值A(chǔ)m相加的Jacobian修正因子，因此優(yōu)選的是，適當(dāng)?shù)剡x擇參數(shù)a、b和c使其接近于表示真實(shí)的Jacobian修正因子的線。圖4是示出相互比較的CF (修正曲線)L12和真實(shí)Jacobian修正因子(理想曲線) Lll的視圖。如果參數(shù)a、b和c是適當(dāng)?shù)闹?，則可以獲得基本上沿理想曲線Lll的CF(修 正曲線)L12。圖4還示出了比特寬度w = 9時(shí)的修正曲線L14和理想曲線L13。圖2中所示的加法器25的輸出是如圖3和4中所示的CF值與最大值A(chǔ)m的和。圖 5是示出當(dāng)CF是固定值并且最大值A(chǔ)m是可變值時(shí)的修正電路3的輸出s的曲線圖。圖6 是示出當(dāng)CF是可變值并且最大值A(chǔ)m是固定值時(shí)的修正電路3的輸出s的曲線圖。在圖5中，曲線L21表示未進(jìn)行修正時(shí)的修正電路3的輸出s，并且曲線L22和L23 分別表示CF = 3和15時(shí)的輸出S。在圖6中，曲線L31表示最大值A(chǔ)m = 0時(shí)的修正電路 3的輸出s，并且曲線L32和L33分別表示最大值A(chǔ)m= 3和15時(shí)的輸出S。實(shí)際上，CF和 最大值A(chǔ)m均改變，并且因此修正電路3的輸出s是與其組合三維變化的值。盡管在該實(shí)施例中描述了計(jì)算輸入Il和12的最大值并且使修正因子與之相加的 運(yùn)算電路，但是可以計(jì)算輸入Il和12的最小值并且從中減去修正因子。在該情況中，CF值 中的除了對(duì)應(yīng)于ns比特以外的所有比特被設(shè)為“1”，并且加法器25的一個(gè)輸入變?yōu)樾拚?路3中的反相輸入。在該實(shí)施例中，通過(guò)適當(dāng)?shù)卦O(shè)定針對(duì)NOR電路21的輸入比特寬度a、由反相器22 反相的比特寬度b、和用于確定ns(0) ns(3)同CF(O) CF(IO)的連接的參數(shù)c，可以僅 通過(guò)比特操作獲得Jacobian修正因子log(l+e~ (-χ))的適當(dāng)?shù)闹?，由此使得能夠在不增?電路尺寸的前提下準(zhǔn)確地獲得Ak(S)和Blri(S)15第二實(shí)施例下面描述本發(fā)明的第二實(shí)施例。根據(jù)第一實(shí)施例，運(yùn)算電路計(jì)算和加入修正因子， 并且修正電路包括加法器。另一方面，該實(shí)施例的運(yùn)算電路提供了電路尺寸的進(jìn)一步減小。圖7示出了根據(jù)第二實(shí)施例的運(yùn)算電路，并且圖8示出了運(yùn)算電路的細(xì)節(jié)。在圖 7和8中示出的第二實(shí)施例中，與第一實(shí)施例相同的元件由相同的參考符號(hào)表示，并且在此 處不再描述。如圖7所示，該實(shí)施例的修正電路33包括掩碼值生成器41、作為掩碼處理器的CF 輸出部分42、和OR電路43。掩碼值生成器41確定來(lái)自ACS電路2輸出的數(shù)個(gè)低位比特， 以用作掩碼值。CF輸出部分42基于來(lái)自掩碼值生成器41的輸出執(zhí)行掩碼處理，并且輸出 修正值CF (0) CF (10)。OR電路43計(jì)算修正值CF (0) CF (10)同來(lái)自ACS電路2的輸 出的邏輯OR。如圖8所示，掩碼值生成器41包括作為第一邏輯電路的NOR電路50a、作為第二邏 輯電路的邏輯電路50b、和作為第三邏輯電路的AND電路50c。NOR電路50a計(jì)算具有比特寬度a的比特組(第一比特組)反相邏輯OR sf。在 該示例中，比特寬度a = 4，并且輸入比特的四個(gè)高位比特(x(7) X(IO))用于計(jì)算反相邏 輯 OR Sf0邏輯電路50b基于具有比特寬度b的比特組計(jì)算作為第三比特組的rs(0) rs(6)。在該示例中，比特寬度b = 3，并且三個(gè)比特(x(4) x(6))用于計(jì)算第三比特組 rs (0) rs (6)。如果x(6) x(4) =y(2) y (0)，則邏輯電路50b包括用于計(jì)算y (0)和y(l)的
邏輯AND的AND電路53，和用于計(jì)算y (0)和y (1)的邏輯OR的OR電路52。邏輯電路50b 進(jìn)一步包括NOR電路54 56、反相器57、以及反相AND電路58 60。NOR電路54計(jì)算 y(2)同OR電路52的輸出的邏輯N0R，并且輸出rs (6)。NOR電路55計(jì)算y (2)和y(l)的 邏輯N0R，并且輸出rs (5)。NOR電路56計(jì)算y⑵同AND電路53的輸出的邏輯N0R，并且 輸出rs (4)。反相器57計(jì)算y⑵的反相值，并且輸出rs (3)。反相AND電路58計(jì)算y⑵ 同OR電路52的輸出的邏輯AND，并且輸出rs (2)。反相AND電路59計(jì)算y (2)同y(l)的 邏輯AND，并且輸出rs⑴。反相AND電路60計(jì)算y⑵和AND電路53的輸出的邏輯AND， 并且輸出rs(0)。AND電路50c計(jì)算sf同每個(gè)rs的邏輯AND作為掩碼值。AND電路50c包括AND電 路61 67。在該實(shí)施例中，AND電路61 65分別計(jì)算rs (6) rs (2)同sf的邏輯AND， 并且輸出ns (4) ns (0)。AND電路66和67在該實(shí)施例中未使用。CF輸出部分42分別輸 出ns (4) ns (0)，作為CF (4) CF(O)。未被提供ns比特的其他的CF均輸出為0。針對(duì)修正電路33的輸入(路徑度量值)的比特寬度是w，輸入的每個(gè)比特是x(j) (0彡j彡w-1)，輸入到NOR電路50a的比特組的比特寬度是a(l彡a彡w-1)，成為y⑴ 的比特寬度是b(l彡b彡w-a-Ι)，并且用于定義掩碼值和CF(j)之間的關(guān)系的參數(shù)是 c(-(w-l) ^ C^w-D0來(lái)自NOR電路50a的輸出sf、y⑴、來(lái)自邏輯電路50b的輸出值rs、 掩碼值ns、和CF分別滿足下式26 30。
(30)下文詳細(xì)地描述了上式26 30中的參數(shù)a、b和c。圖9是示出在修正電路33 中獲得的CF輸出部分42的輸出CF的曲線圖。圖9示出了當(dāng)改變參數(shù)a、b和c時(shí)的CF輸 出部分42的輸出結(jié)果CF(修正曲線)。在圖9中，如圖3，修正曲線L41 L44將參數(shù)x、y 和ζ的值表示為Cf_x_y_z。參數(shù)3 = 1、參數(shù)卜=2，而參數(shù)(=lo&(y)，并且((x，y，z) =(w-a，22_e，b))，并且修正曲線通常是臺(tái)階狀曲線。如果改變參數(shù)X，即針對(duì)NOR電路50a 的輸入的比特寬度a，則CF輸出部分42的輸出是這樣的，使得臺(tái)階的尺寸指數(shù)改變，如L41 和L42所指出的。具體地，參數(shù)χ = 6時(shí)的臺(tái)階的整體寬度和高度約4倍大于參數(shù)χ = 5 時(shí)的臺(tái)階的整體寬度和高度。而且，如果改變用于獲得參數(shù)ζ的比特寬度b，即rs，則每個(gè)臺(tái)階的寬度(分辨率) 改變，如L41和L44所指出的。寬度對(duì)應(yīng)于ζ = 4的L41中的4個(gè)比特，和ζ = 2的L44中 的2個(gè)比特。而且，如果改變參數(shù)y，即用于確定比特Iis(O) ns(3)對(duì)應(yīng)于哪個(gè)CF值的參數(shù) c，則在臺(tái)階的數(shù)目保持不變的同時(shí)改變最大值，如L41和L43所指出的。因此其對(duì)應(yīng)于掩 碼值的偏移量。y = 4處的和y = 2處的高度差是2個(gè)比特。這樣，可以按照需要，通過(guò)改變(x，y，z) = (w_a，2% b)，可以改變CF輸出部分42的輸出。在該實(shí)施例中，計(jì)算CF輸出和值A(chǔ)m的邏輯0R，作為修正之后的值。在圖10中，曲線L51表示未進(jìn)行修正(值A(chǔ)m)時(shí)的修正電路33的輸出s，并且曲 線L52和L53分別表示CF輸出=2和4時(shí)的輸出S。在圖11中，曲線L61表示Am = 0時(shí) 的修正電路33的輸出s，并且曲線L62和L63分別表示值A(chǔ)m = 2和341時(shí)的與CF輸出42 取邏輯OR的修正電路33的輸出S。如第一實(shí)施例中所描述的，由于實(shí)際上CF輸出和值A(chǔ)m 均改變，因此修正電路33的輸出s是與其組合三維變化的值。如圖10所示，曲線L52表示其中自LSB始的2個(gè)比特被掩碼設(shè)為1的情況，而曲線 L53表示其中自LSB始的4個(gè)比特被掩碼設(shè)為1的情況。圖10的曲線圖示出了當(dāng)IAi-AtJ 較小時(shí)，進(jìn)行較大的修正。圖11的曲線圖還示出了當(dāng)IAi-AtJ較大時(shí)，修正量變得較小。同樣地，在該實(shí)施例中，通過(guò)適當(dāng)?shù)馗淖儏?shù)a、b和c的值，可以在不增加電路尺 寸的前提下準(zhǔn)確地計(jì)算Jacobian修正因子。而且，該實(shí)施例消除了對(duì)加法器的需要，并且 因此使得相比于第一實(shí)施例，能夠進(jìn)一步減小電路尺寸。下面描述本發(fā)明的效果。圖12是示出當(dāng)使用傳統(tǒng)的技術(shù)(Max-Log-MAP)和使用 Log-sum-MAP(通過(guò)使用LUT)時(shí)的對(duì)結(jié)果進(jìn)行比較的根據(jù)第一和第二實(shí)施例的運(yùn)算電路中 的計(jì)算結(jié)果的曲線圖。該曲線圖示出了，在第一和第二實(shí)施例中獲得了等于Log-sum-MAP 并且顯著優(yōu)于Max-Log-MAP的BER。盡管第一實(shí)施例的運(yùn)算電路由于加法器的存在而具有 比第二實(shí)施例的運(yùn)算電路大的電路尺寸，但是其提供了值A(chǔ)m的高度準(zhǔn)確的修正。圖13和圖14是分別示出本發(fā)明的關(guān)于電路尺寸和數(shù)據(jù)延遲率的效果。如圖13 和14所示，在使用Log-sum-MAP(使用LUT)時(shí)，電路尺寸和數(shù)據(jù)延遲率是大的。相反地，在 根據(jù)第一和第二實(shí)施例的運(yùn)算電路中，顯著改善了電路尺寸和數(shù)據(jù)延遲率。本發(fā)明不限于上文描述的實(shí)施例，并且在不偏離本發(fā)明的范圍前提下可以進(jìn)行多 種修改。例如，盡管該實(shí)施例通過(guò)例子描述了計(jì)算輸入Il和12的最大值并且在修正電路 33中修正該值的情況，但是可以計(jì)算輸入Il和12的最小值，并且對(duì)其進(jìn)行修正。在該情況 中，在ACS電路2中確定最小值，并且修正電路33由用于修正最小值的修正電路替換。修 正電路可以包括用于基于由多個(gè)比特組成的路徑度量值計(jì)算掩碼值的掩碼值生成器、用于 基于掩碼值執(zhí)行針對(duì)路徑度量值的掩碼處理的掩碼處理器、和用于計(jì)算最小值和掩碼處理 器的反相輸出的邏輯AND的邏輯電路。掩碼值生成器可以包括第一至第三邏輯電路。具體地，第一邏輯電路通過(guò)包含由 多個(gè)比特組成的路徑度量值的O個(gè)比特或多個(gè)高位比特的第一比特組的所有比特計(jì)算1比 特反相邏輯OR。第二邏輯電路針對(duì)第二比特組執(zhí)行邏輯操作并且生成包含1個(gè)比特或更多 的第三比特組，該第二比特組包含由多個(gè)比特組成的路徑度量值排除第一比特組以外的剩 余部分的1個(gè)或多個(gè)高位比特。第三邏輯電路輸出掩碼值，其是計(jì)算第一邏輯電路的輸出 同第三比特組的每個(gè)比特的邏輯AND的結(jié)果。掩碼處理器可以包括輸出部分和第四邏輯電 路。具體地，該輸出部分基于掩碼值生成具有與路徑度量值相同比特的修正值，并且輸出其 反相值。第四邏輯電路計(jì)算反相輸出同來(lái)自ACS電路的最小值的邏輯AND。在該情況中，如上文的實(shí)施例中描述的，路徑度量值的比特寬度是w，路徑度量值 的每個(gè)比特是x(j) (O彡j彡W-1)，第一比特組的比特寬度是a(l彡a彡W-1)，第二比特 組的比特寬度是b(l彡b彡w-a-Ι)，并且用于定義掩碼值和修正輸出之間的關(guān)系的參數(shù)是 c (-W < c < w)。這樣，來(lái)自第一邏輯電路的輸出值sf、第二比特組y (i)、來(lái)自第二邏輯電路的輸出值rs、來(lái)自第三邏輯電路的輸出值ns、和來(lái)自輸出部分的輸出值CF分別滿足下式t 這樣，當(dāng)修正最小值時(shí)，值CF應(yīng)當(dāng)是1的補(bǔ)足，其需要使修正值反相的操作。
顯而易見(jiàn)，本發(fā)明不限于上文的實(shí)施例，可以在不偏離本發(fā)明的范圍和精神的前 提下對(duì)其進(jìn)行修改和變化。
權(quán)利要求
一種運(yùn)算電路，用于基于Log-MAP算法修正通過(guò)Max-Log-MAP算法計(jì)算的近似值，該電路包括第一邏輯電路，其用于在第一比特組上執(zhí)行邏輯NOR運(yùn)算，該第一比特組包含由多個(gè)比特組成的路徑度量值的1個(gè)或多個(gè)高位比特；第二邏輯電路，其用于將第二比特組的每個(gè)比特反相并且輸出第三比特組，該第二比特組包含所述路徑度量值的1個(gè)或多個(gè)比特且這些比特比所述路徑度量值的所述高位比特的位低；第三邏輯電路，其用于對(duì)所述第一邏輯電路的輸出比特和所述第三比特組的每個(gè)比特執(zhí)行邏輯AND運(yùn)算并輸出第四比特組；和修正因子輸出部分，其用于指數(shù)地改變一個(gè)與所述第四比特組相關(guān)聯(lián)的值并且將經(jīng)過(guò)改變的值作為修正因子而輸出。
2.如權(quán)利要求1所述的運(yùn)算電路，其中如果所述路徑度量值的比特寬度是w，所述路徑 度量值的每個(gè)比特是x(j) (O彡j彡w-1)，所述第一比特組的比特寬度是a(l彡a彡wl)， 所述第二比特組的比特寬度是b (1 < b彡w-a-Ι)，并且用于定義所述第四比特組同所述修 正因子輸出部分之間的關(guān)系的參數(shù)是c(-(w_l) Sc Sw-I)，則所述第一邏輯電路的輸出值 sf、第三比特組rs(i)、所述第三邏輯電路的輸出值ns、和所述修正因子輸出部分的輸出值 CF分別滿足下式
3.如權(quán)利要求1所述的運(yùn)算電路，進(jìn)一步包括最大值輸出電路，其輸出Max-Log-MAP算法中的最大值；和 加法器，其將所述修正因子輸出部分的輸出和所述最大值相加。
4.如權(quán)利要求2所述的運(yùn)算電路，進(jìn)一步包括最大值輸出電路，其輸出Max-Log-MAP算法中的最大值；和 加法器，其將所述修正因子輸出部分的輸出和所述最大值相加。
5.如權(quán)利要求3所述的運(yùn)算電路，其中所述最大值輸出電路從實(shí)現(xiàn)概率的對(duì)數(shù)近似獲 得最大值，作為在網(wǎng)格上的特定時(shí)間點(diǎn)處針對(duì)每個(gè)狀態(tài)的所有輸入。
6.如權(quán)利要求5所述的運(yùn)算電路，其中所述最大值輸出電路包括運(yùn)算部分，其計(jì)算作為所述實(shí)現(xiàn)概率的對(duì)數(shù)近似的第一輸入和第二輸入之間的差； 選擇器，其選擇性地基于所述計(jì)算結(jié)果輸出所述第一輸入和第二輸入中較大的一個(gè)；禾口絕對(duì)值電路，其輸出所述運(yùn)算部分的輸出的絕對(duì)值，作為所述路徑度量值。
7.如權(quán)利要求1所述的運(yùn)算電路，進(jìn)一步包括最小值輸出電路，其輸出Max-Log-MAP算法中的最小值；和 減法器，其從所述最小值中減去所述修正因子輸出部分的輸出。
8.如權(quán)利要求2所述的運(yùn)算電路，進(jìn)一步包括最小值輸出電路，其輸出Max-Log-MAP算法中的最小值；和 減法器，其從所述最小值中減去所述修正因子輸出部分的輸出。
9.如權(quán)利要求7所述的運(yùn)算電路，其中所述最小值輸出電路從實(shí)現(xiàn)概率的對(duì)數(shù)近似獲 得最小值，作為在網(wǎng)格上的特定時(shí)間點(diǎn)處針對(duì)每個(gè)狀態(tài)的所有輸入。
10.如權(quán)利要求9所述的運(yùn)算電路，其中所述最小值輸出電路包括運(yùn)算部分，其計(jì)算作為所述實(shí)現(xiàn)概率的對(duì)數(shù)近似的第一輸入和第二輸入之間的差； 選擇器，其選擇性地基于所述計(jì)算結(jié)果輸出所述第一輸入和第二輸入中較小的一個(gè)；禾口絕對(duì)值電路，其輸出所述運(yùn)算部分的輸出的絕對(duì)值，作為所述路徑度量值。
全文摘要
一種運(yùn)算電路，包括NOR電路，用于從包含由多個(gè)比特組成的路徑度量值的0個(gè)或多個(gè)高位比特的第一比特組x(6)～x(10)的所有比特中輸出1比特反相邏輯OR sf；反相器，用于將第二比特組x(2)～x(5)的每個(gè)比特反相，并且輸出第三比特組rs(0)～rs(3)；AND電路，用于輸出第四比特組ns(0)～ns(3)，其包含計(jì)算sf同rs(0)～rs(3)的邏輯AND的結(jié)果；和CF輸出部分，用于基于ns(0)～ns(3)輸出修正因子CF。
文檔編號(hào)G06F7/483GK101882934SQ201010214650
公開(kāi)日2010年11月10日 申請(qǐng)日期2006年12月20日 優(yōu)先權(quán)日2005年12月20日
發(fā)明者織尾正雄 申請(qǐng)人:恩益禧電子股份有限公司