專(zhuān)利名稱(chēng)：一種在線升級(jí)復(fù)雜可編程邏輯器件的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及軟件技術(shù)領(lǐng)域，尤其涉及一種在線升級(jí)復(fù)雜可編程邏輯器件的方法及
直O(jiān)
背景技術(shù)：
JTAG(Joint Test Action Group，聯(lián)合測(cè)試行動(dòng)小組)是1985年制定的檢測(cè) PCB(Printed Circuit Board，印刷電路板)和 IC(Integrated Circuit，集成電路板)芯片 的一個(gè)標(biāo)準(zhǔn)，1990年修改為 IEEE(Institute of Electrical andElectronics Engineers, 美國(guó)電氣和電子工程師協(xié)會(huì))的IEEE 1149. 1。IEEEl 149. 1標(biāo)準(zhǔn)最初由JTAG組織提出，最 終由IEEE批準(zhǔn)并且標(biāo)準(zhǔn)化，因此，IEEEl 149. 1標(biāo)準(zhǔn)也被稱(chēng)為JTAG調(diào)試標(biāo)準(zhǔn)。標(biāo)準(zhǔn)的JTAG接口是4線，分別為T(mén)MS(Test Mode Select，測(cè)試模式選擇)、 TCK(Test Clock，測(cè)試時(shí)鐘)、TDI (Test Data Input，測(cè)試數(shù)據(jù)輸入)、TDO(Test Data Output，測(cè)試數(shù)據(jù)輸出)。JTAG最初用于對(duì)芯片進(jìn)行測(cè)試，其基本原理是在器件內(nèi)部定義一個(gè)TAP (Test Access Port，測(cè)試訪問(wèn)口)通過(guò)專(zhuān)用的JTAG測(cè)試工具對(duì)內(nèi)部節(jié)點(diǎn)進(jìn)行測(cè)試。JTAG測(cè)試允 許多個(gè)器件通過(guò)JTAG接口串聯(lián)在一起，形成一個(gè)JTAG鏈，實(shí)現(xiàn)對(duì)各個(gè)器件分別測(cè)試。目前， JTAG接口還常用于實(shí)現(xiàn)ISP(In-System Programmable，在線編程)，對(duì)FLASH(閃存)等器 件進(jìn)行編程。傳統(tǒng)生產(chǎn)流程中，是先對(duì)芯片進(jìn)行預(yù)先編程，再裝到板上。JTAG編程方式是在線編 程，將編程流程簡(jiǎn)化為先固定器件到電路板上，再用JTAG編程，從而大大加快了工程進(jìn)度。 目前，常見(jiàn)的CPLD (Complex ProgrammableLogic Device，復(fù)雜可編程邏輯器件)產(chǎn)品均支 持JTAG接口的邏輯燒結(jié)。通常CPLD的邏輯文件需要使用專(zhuān)用電纜進(jìn)行燒結(jié)，而不同廠家的下載線纜并不 完全一樣，因此，程序的現(xiàn)場(chǎng)升級(jí)困難，維護(hù)成本高。

發(fā)明內(nèi)容
本發(fā)明解決的技術(shù)問(wèn)題是提供一種在線升級(jí)復(fù)雜可編程邏輯器件的方法及裝置， 可直接對(duì)CPLD器件進(jìn)行升級(jí)，無(wú)需使用電纜燒結(jié)。為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種在線升級(jí)復(fù)雜可編程邏輯器件的裝置， 所述裝置包括復(fù)雜可編程邏輯器件(CPLD)邏輯文件存儲(chǔ)模塊，用于存儲(chǔ)二進(jìn)制格式的待升級(jí) CPLD邏輯文件；業(yè)務(wù)單板處理器模塊，用于發(fā)送在線升級(jí)命令，并在將二進(jìn)制格式的待升級(jí)CPLD 邏輯文件轉(zhuǎn)換為非聯(lián)合測(cè)試行動(dòng)小組(JTAG)時(shí)序電平后，將待升級(jí)CPLD的信息以及轉(zhuǎn)換 后的非JTAG時(shí)序電平輸出給電平轉(zhuǎn)換模塊；電平轉(zhuǎn)換模塊，用于收到所述在線升級(jí)命令后，根據(jù)業(yè)務(wù)單板處理器模塊輸出的非JTAG時(shí)序電平，利用寄存器模擬標(biāo)準(zhǔn)JTAG時(shí)序電平，并將待升級(jí)CPLD的信息以及標(biāo)準(zhǔn) JTAG時(shí)序電平發(fā)送給接口控制模塊；接口控制模塊，用于根據(jù)待升級(jí)CPLD的信息，選通所述待升級(jí)的下級(jí)CPLD，將模 擬的標(biāo)準(zhǔn)JTAG時(shí)序電平寫(xiě)入所述待升級(jí)CPLD，完成所述待升級(jí)CPLD的在線升級(jí)。進(jìn)一步地，所述接口控制模塊進(jìn)一步用于，在完成所述待升級(jí)CPLD的在線升級(jí) 后，將所述待升級(jí)CPLD返回的燒結(jié)成功信號(hào)發(fā)送給所述電平轉(zhuǎn)換模塊；所述電平轉(zhuǎn)換模塊進(jìn)一步用于，在預(yù)設(shè)的超時(shí)時(shí)間內(nèi)收到燒結(jié)成功信號(hào)后寄存， 并向所述業(yè)務(wù)單板處理器模塊返回?zé)Y(jié)成功響應(yīng)；如果在預(yù)設(shè)的超時(shí)時(shí)間到達(dá)時(shí)仍未收到 燒結(jié)成功信號(hào)，則向所述業(yè)務(wù)單板處理器模塊返回?zé)Y(jié)失敗響應(yīng)。進(jìn)一步地，所述待升級(jí)CPLD的信息包括CPLD編號(hào)、名稱(chēng)，或者片選信號(hào)。進(jìn)一步地，所述片選信號(hào)包括所述待升級(jí)CPLD邏輯文件中包含的所述待升級(jí) CPLD所在的菊花鏈的鏈連接結(jié)構(gòu)信息。進(jìn)一步地，所述電平轉(zhuǎn)換模塊由CPLD、中央處理單元(CPU)或微處理器(ARM)實(shí) 現(xiàn)。進(jìn)一步地，所述業(yè)務(wù)單板處理器模塊在發(fā)出所述在線升級(jí)命令后，保持“安靜”狀 態(tài)，直至收到所述燒結(jié)成功響應(yīng)或燒結(jié)失敗響應(yīng)。本發(fā)明還提供了一種在線升級(jí)復(fù)雜可編程邏輯器件的方法，存儲(chǔ)二進(jìn)制格式的待 升級(jí)CPLD邏輯文件，當(dāng)需要升級(jí)CPLD時(shí)，所述方法包括將二進(jìn)制格式的待升級(jí)CPLD邏輯文件轉(zhuǎn)換為JTAG時(shí)序電平；根據(jù)所述非JTAG時(shí)序電平，利用寄存器模擬標(biāo)準(zhǔn)JTAG時(shí)序電平；選通所述待升級(jí)的下級(jí)CPLD，將標(biāo)準(zhǔn)JTAG時(shí)序電平寫(xiě)入所述待升級(jí)CPLD，完成待 升級(jí)CPLD的在線升級(jí)。進(jìn)一步地，所述方法還包括如果在預(yù)設(shè)的超時(shí)時(shí)間內(nèi)收到所述待升級(jí)CPLD返回的燒結(jié)成功信號(hào)，則判定本 次在線升級(jí)成功；否則，如果在預(yù)設(shè)的超時(shí)時(shí)間到達(dá)時(shí)仍未收到燒結(jié)成功信號(hào)，則判定本次 在線升級(jí)失敗。進(jìn)一步地，所述待升級(jí)CPLD邏輯文件中包含所述待升級(jí)CPLD所在的菊花鏈的鏈
連接結(jié)構(gòu)信息。進(jìn)一步地，所述模擬標(biāo)準(zhǔn)JTAG時(shí)序電平是通過(guò)CPLD、CPU或ARM處理器實(shí)現(xiàn)。綜上所述，本發(fā)明提供了一種在線升級(jí)CPLD的解決方案，通過(guò)單板上的控制模 塊，可以直接對(duì)CPLD進(jìn)行升級(jí)，而不需要再使用電纜來(lái)燒結(jié)，適用于靈活插卡上的CPLD邏 輯在線升級(jí)。與現(xiàn)有技術(shù)相比，本發(fā)明至少具有如下有益效果可以方便的進(jìn)行CPLD邏輯的在 線更新，免去使用專(zhuān)用下載電纜和專(zhuān)用下載軟件的麻煩；通過(guò)軟件的配置，可以支持各個(gè)廠 家的不同芯片；通過(guò)軟件來(lái)實(shí)現(xiàn)升級(jí)CPLD，可以遠(yuǎn)程支持，而不需要現(xiàn)場(chǎng)處理，降低成本， 提高CPLD芯片的利用率；此外，即使待燒結(jié)的下級(jí)CPLD中邏輯不正常，但只要電平轉(zhuǎn)換模 塊正常工作，即可對(duì)下級(jí)CPLD邏輯進(jìn)行升級(jí)。


圖1為本發(fā)明實(shí)施例的在線升級(jí)CPLD的裝置的組成框圖；圖2為本發(fā)明實(shí)施例的在線升級(jí)CPLD的方法流程示意圖。
具體實(shí)施例方式本發(fā)明的基本思想是利用軟件算法模擬JTAG時(shí)序的變化規(guī)律，再利用一個(gè)電平 轉(zhuǎn)換模塊來(lái)實(shí)現(xiàn)JTAG電平的輸出，從而完成與其相連的菊花鏈上的下級(jí)CPLD邏輯的在線更新?；谏鲜鏊枷耄景l(fā)明提供一種在線升級(jí)CPLD的裝置，主要包括以下功能模塊CPLD邏輯文件存儲(chǔ)模塊，存儲(chǔ)用于在線升級(jí)的二進(jìn)制格式的CPLD邏輯文件；業(yè)務(wù)單板處理器模塊，用于發(fā)送在線升級(jí)命令，并將二進(jìn)制格式的CPLD邏輯文件 轉(zhuǎn)換為非JTAG時(shí)序電平后，將待升級(jí)CPLD的信息以及轉(zhuǎn)換后的非JTAG時(shí)序電平輸出給電 平轉(zhuǎn)換模塊；電平轉(zhuǎn)換模塊，用于收到在線升級(jí)命令后，根據(jù)業(yè)務(wù)單板處理器模塊輸出的非 JTAG時(shí)序電平，利用寄存器模擬標(biāo)準(zhǔn)JTAG時(shí)序電平)，將待升級(jí)CPLD的信息以及標(biāo)準(zhǔn)JTAG 時(shí)序電平發(fā)送給接口控制模塊；以及，通過(guò)TDO管腳寄存所述待升級(jí)CPLD返回的燒結(jié)成功 等信號(hào)，并向所述業(yè)務(wù)單板處理器模塊返回?zé)Y(jié)成功響應(yīng)；如果在預(yù)設(shè)的超時(shí)時(shí)間到達(dá)時(shí) 仍未收到燒結(jié)成功信號(hào)，則向所述業(yè)務(wù)單板處理器模塊返回?zé)Y(jié)失敗響應(yīng)。接口控制模塊，用于根據(jù)待升級(jí)CPLD的信息，選通所述待升級(jí)的下級(jí)CPLD，將標(biāo)準(zhǔn) JTAG時(shí)序電平寫(xiě)入所述待升級(jí)CPLD ；并在完成待升級(jí)CPLD的在線更新后，返回?zé)Y(jié)成功信號(hào)。其中，電平轉(zhuǎn)換模塊可由CPLD、CPU(Central Processing Unit，中央處理單元)或 ARM (Advanced RISC Machine，微處理器)處理器等來(lái)實(shí)現(xiàn)。其中，所述待升級(jí)CPLD的信息包括CPLD編號(hào)、名稱(chēng)，或者片選信號(hào)，用于選通燒 結(jié)哪一片CPLD，根據(jù)該待升級(jí)CPLD的信息，發(fā)出選通信號(hào)，在電路上選通某一片CPLD，進(jìn)行 燒結(jié)操作。進(jìn)一步地，業(yè)務(wù)單板處理器模塊將二進(jìn)制格式的CPLD邏輯文件轉(zhuǎn)換為非JTAG時(shí) 序電平，具體是指根據(jù)不同廠家的CPLD燒結(jié)文件的格式，對(duì)用于升級(jí)的文件進(jìn)行識(shí)別，并 翻譯成升級(jí)特定廠家CPLD所需的時(shí)序序列。下面將結(jié)合附圖及優(yōu)選實(shí)施例對(duì)本發(fā)明技術(shù)方案的實(shí)施作進(jìn)一步詳細(xì)說(shuō)明。如圖1所示，本發(fā)明實(shí)施例提供了一種在線升級(jí)CPLD的裝置，業(yè)務(wù)單板處理器模 塊發(fā)出對(duì)下級(jí)CPLD邏輯文件進(jìn)行升級(jí)的命令，獲取用于升級(jí)的二進(jìn)制格式的CPLD邏輯文 件，并保持業(yè)務(wù)單板處理器處于“安靜”狀態(tài)；電平轉(zhuǎn)換模塊發(fā)出的JTAG輸出，可以使用菊 花鏈形式連接多個(gè)下級(jí)CPLD。圖1中，CPLD在線升級(jí)裝置主要包括業(yè)務(wù)單板處理器模塊、CPLD邏輯文件存儲(chǔ)模 塊、電平轉(zhuǎn)換模塊、接口控制模塊，下面分別說(shuō)明各模塊的具體功能。業(yè)務(wù)單板處理器模塊用于發(fā)出對(duì)下級(jí)CPLD邏輯文件進(jìn)行升級(jí)的命令，從CPLD邏 輯文件存儲(chǔ)模塊中讀取待升級(jí)的邏輯文件，通過(guò)軟件算法將待升級(jí)的CPLD邏輯文件轉(zhuǎn)換 為電平轉(zhuǎn)換模塊可以轉(zhuǎn)換為JTAG時(shí)序的接口時(shí)序，同時(shí)提供給電平轉(zhuǎn)換模塊待升級(jí)CPLD 的信息，如片選信號(hào)等；
優(yōu)選地，在進(jìn)行在線升級(jí)期間，保持業(yè)務(wù)單板處理器模塊處于“安靜”狀態(tài)，等待燒 結(jié)成功信號(hào)或者預(yù)設(shè)時(shí)間超時(shí)，屏蔽其他中斷的介入，以減小對(duì)升級(jí)過(guò)程的影響。CPLD 邏輯文件存儲(chǔ)模塊使用 FLASH 或者 SD (Secure Digital MemoryCard,安全 數(shù)字記憶卡)卡等存儲(chǔ)器件，存儲(chǔ)已經(jīng)二進(jìn)制化的CPLD邏輯程序，用于更新CPLD ；電平轉(zhuǎn)換模塊可以由CPLD、CPU、ARM處理器等來(lái)實(shí)現(xiàn)，根據(jù)業(yè)務(wù)單板處理器模塊 發(fā)出的非JTAG時(shí)序流，提供寄存器模擬標(biāo)準(zhǔn)JTAG時(shí)序電平，通過(guò)與接口控制模塊相連的 JTAG接口輸出標(biāo)準(zhǔn)JTAG時(shí)序電平，同時(shí)，將業(yè)務(wù)單板處理器模塊提供的片選信號(hào)發(fā)送給接 口控制模塊；并寄存下級(jí)CPLD返回的TDO信號(hào)；接口控制模塊根據(jù)電平轉(zhuǎn)換模塊發(fā)送的片選信號(hào)，控制JTAG菊花鏈上JTAG數(shù)據(jù) 流的流向，確定為哪一片下級(jí)CPLD進(jìn)行在線升級(jí)。例如，當(dāng)業(yè)務(wù)單板處理器模塊發(fā)出要為 CPLDl進(jìn)行邏輯升級(jí)的命令時(shí)，電平轉(zhuǎn)換模塊給接口控制模塊發(fā)送片選信號(hào)，選通與CPLDl 相連的JTAG接口，電平轉(zhuǎn)換模塊輸出CPLDl對(duì)應(yīng)的標(biāo)準(zhǔn)JTAG數(shù)據(jù)流，完成對(duì)CPLDl的邏輯 在線升級(jí)。并在完成對(duì)待升級(jí)CPLD的邏輯在線升級(jí)后，返回?zé)Y(jié)成功信號(hào)。如圖1所示，典型的菊花鏈結(jié)構(gòu)有如下兩種形式1)如圖1中CPLD1， CPLD2，. . . CPLDn所示的單片CPLD直接與接口控制模塊相連的形式；2)如圖1中CPLDxl， CPLDx2所示的兩片或數(shù)片CPLD串聯(lián)再連接到接口控制模塊的連接形式，根據(jù)JTAG的標(biāo)準(zhǔn)， 串聯(lián)通常不超過(guò)4片CPLD。其中，根據(jù)不同情況，如果待升級(jí)的下級(jí)CPLD僅包含單獨(dú)一片CPLD，則接口控制 模塊可以直接選擇；如果包含多個(gè)待升級(jí)的下級(jí)CPLD，則由于待升級(jí)使用的CPLD邏輯文件 在生成時(shí)包含了該CPLD所在的菊花鏈的鏈連接結(jié)構(gòu)信息，因此，在選通時(shí)，選通該路菊花 鏈即可。圖2示出了本發(fā)明實(shí)施例的在線升級(jí)CPLD的方法的具體實(shí)現(xiàn)步驟，如圖2所示， 主要包括第一步，業(yè)務(wù)單板處理器模塊發(fā)出CPLD在線升級(jí)命令；第二步，業(yè)務(wù)單板處理器模塊讀取存儲(chǔ)器模塊中的邏輯文件；該步驟中，業(yè)務(wù)單板處理器模塊首先要確認(rèn)電平轉(zhuǎn)換模塊工作正常，并且，用于在 線升級(jí)的下級(jí)CPLD邏輯文件保存在存儲(chǔ)器模塊中；第三步，業(yè)務(wù)單板處理器模塊利用軟件算法將CPLD邏輯文件轉(zhuǎn)換為可供電平轉(zhuǎn) 換模塊轉(zhuǎn)化為JTAG時(shí)序流的時(shí)序電平(非JTAG時(shí)序電平)，連同待升級(jí)的下級(jí)CPLD的片 選信號(hào)，發(fā)送給電平轉(zhuǎn)換模塊；第四步，電平轉(zhuǎn)換模塊根據(jù)業(yè)務(wù)單板處理器模塊的要求，控制接口控制模塊選通 待升級(jí)的下級(jí)CPLD的JTAG接口，同時(shí)，將處理器模塊發(fā)送來(lái)的非JTAG時(shí)序電平轉(zhuǎn)換為標(biāo) 準(zhǔn)的JTAG接口數(shù)據(jù)流(即標(biāo)準(zhǔn)JTAG時(shí)序電平)，經(jīng)過(guò)接口控制模塊發(fā)送給下級(jí)CPLD，進(jìn)行 下級(jí)CPLD的邏輯在線升級(jí)；第五步，完成下級(jí)CPLD的在線升級(jí)后，將燒結(jié)成功信號(hào)由TDO線返回給電平轉(zhuǎn)換 模塊再送給處理器模塊，否則，軟件判斷超時(shí)，跳出燒結(jié)進(jìn)程，返回?zé)Y(jié)失敗。本領(lǐng)域普通技術(shù)人員可以理解上述方法中的全部或部分步驟可通過(guò)程序來(lái)指令 相關(guān)硬件完成，所述程序可以存儲(chǔ)于計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，如只讀存儲(chǔ)器、磁盤(pán)或光盤(pán) 等。可選地，上述實(shí)施例的全部或部分步驟也可以使用一個(gè)或多個(gè)集成電路來(lái)實(shí)現(xiàn)。相應(yīng)地，上述實(shí)施例中的各模塊/單元可以采用硬件的形式實(shí)現(xiàn)，也可以采用軟件功能模塊的 形式實(shí)現(xiàn)。本發(fā)明不限制于任何特定形式的硬件和軟件的結(jié)合。 應(yīng)當(dāng)理解的是，對(duì)本發(fā)明技術(shù)所在領(lǐng)域的技術(shù)人員來(lái)說(shuō)，可以根據(jù)本發(fā)明的技術(shù) 方案及其構(gòu)思進(jìn)行相應(yīng)的等同改變或替換，而所有這些改變或替換，都應(yīng)屬于本發(fā)明所附 權(quán)利要求的保護(hù)范圍。
權(quán)利要求
一種在線升級(jí)復(fù)雜可編程邏輯器件的裝置，其特征在于，所述裝置包括復(fù)雜可編程邏輯器件(CPLD)邏輯文件存儲(chǔ)模塊，用于存儲(chǔ)二進(jìn)制格式的待升級(jí)CPLD邏輯文件；業(yè)務(wù)單板處理器模塊，用于發(fā)送在線升級(jí)命令，并在將二進(jìn)制格式的待升級(jí)CPLD邏輯文件轉(zhuǎn)換為非聯(lián)合測(cè)試行動(dòng)小組(JTAG)時(shí)序電平后，將待升級(jí)CPLD的信息以及轉(zhuǎn)換后的非JTAG時(shí)序電平輸出給電平轉(zhuǎn)換模塊；電平轉(zhuǎn)換模塊，用于收到所述在線升級(jí)命令后，根據(jù)業(yè)務(wù)單板處理器模塊輸出的非JTAG時(shí)序電平，利用寄存器模擬標(biāo)準(zhǔn)JTAG時(shí)序電平，并將待升級(jí)CPLD的信息以及標(biāo)準(zhǔn)JTAG時(shí)序電平發(fā)送給接口控制模塊；接口控制模塊，用于根據(jù)待升級(jí)CPLD的信息，選通所述待升級(jí)的下級(jí)CPLD，將模擬的標(biāo)準(zhǔn)JTAG時(shí)序電平寫(xiě)入所述待升級(jí)CPLD，完成所述待升級(jí)CPLD的在線升級(jí)。
2.如權(quán)利要求1所述的裝置，其特征在于，所述接口控制模塊進(jìn)一步用于，在完成所述待升級(jí)CPLD的在線升級(jí)后，將所述待升級(jí) CPLD返回的燒結(jié)成功信號(hào)發(fā)送給所述電平轉(zhuǎn)換模塊；所述電平轉(zhuǎn)換模塊進(jìn)一步用于，在預(yù)設(shè)的超時(shí)時(shí)間內(nèi)收到燒結(jié)成功信號(hào)后寄存，并向 所述業(yè)務(wù)單板處理器模塊返回?zé)Y(jié)成功響應(yīng)；如果在預(yù)設(shè)的超時(shí)時(shí)間到達(dá)時(shí)仍未收到燒結(jié) 成功信號(hào)，則向所述業(yè)務(wù)單板處理器模塊返回?zé)Y(jié)失敗響應(yīng)。
3.如權(quán)利要求1所述的裝置，其特征在于，所述待升級(jí)CPLD的信息包括CPLD編號(hào)、名稱(chēng)，或者片選信號(hào)。
4.如權(quán)利要求1、2或3所述的裝置，其特征在于，所述片選信號(hào)包括所述待升級(jí)CPLD邏輯文件中包含的所述待升級(jí)CPLD所在的菊花 鏈的鏈連接結(jié)構(gòu)信息。
5.如權(quán)利要求1所述的裝置，其特征在于，所述電平轉(zhuǎn)換模塊由CPLD、中央處理單元(CPU)或微處理器(ARM)實(shí)現(xiàn)。
6.如權(quán)利要求1、2或3所述的裝置，其特征在于，所述業(yè)務(wù)單板處理器模塊在發(fā)出所述在線升級(jí)命令后，保持“安靜”狀態(tài)，直至收到所 述燒結(jié)成功響應(yīng)或燒結(jié)失敗響應(yīng)。
7.—種在線升級(jí)復(fù)雜可編程邏輯器件的方法，其特征在于，存儲(chǔ)二進(jìn)制格式的待升級(jí) CPLD邏輯文件，當(dāng)需要升級(jí)CPLD時(shí)，所述方法包括將二進(jìn)制格式的待升級(jí)CPLD邏輯文件轉(zhuǎn)換為JTAG時(shí)序電平；根據(jù)所述非JTAG時(shí)序電平，利用寄存器模擬標(biāo)準(zhǔn)JTAG時(shí)序電平；選通所述待升級(jí)的下級(jí)CPLD，將標(biāo)準(zhǔn)JTAG時(shí)序電平寫(xiě)入所述待升級(jí)CPLD，完成待升級(jí) CPLD的在線升級(jí)。
8.如權(quán)利要求7所述的方法，其特征在于，所述方法還包括如果在預(yù)設(shè)的超時(shí)時(shí)間內(nèi)收到所述待升級(jí)CPLD返回的燒結(jié)成功信號(hào)，則判定本次在 線升級(jí)成功；否則，如果在預(yù)設(shè)的超時(shí)時(shí)間到達(dá)時(shí)仍未收到燒結(jié)成功信號(hào)，則判定本次在線 升級(jí)失敗。
9.如權(quán)利要求7或8所述的方法，其特征在于，所述待升級(jí)CPLD邏輯文件中包含所述待升級(jí)CPLD所在的菊花鏈的鏈連接結(jié)構(gòu)信息。
10.如權(quán)利要求7或8所述的方法，其特征在于，所述模擬標(biāo)準(zhǔn)JTAG時(shí)序電平是通過(guò)CPLD、CPU或ARM處理器實(shí)現(xiàn)。
全文摘要
本發(fā)明公開(kāi)了一種在線升級(jí)復(fù)雜可編程邏輯器件的方法及裝置，其中，所述方法包括存儲(chǔ)二進(jìn)制格式的待升級(jí)CPLD邏輯文件，當(dāng)需要升級(jí)CPLD時(shí)，將二進(jìn)制格式的待升級(jí)CPLD邏輯文件轉(zhuǎn)換為JTAG時(shí)序電平；根據(jù)所述非JTAG時(shí)序電平，利用寄存器模擬標(biāo)準(zhǔn)JTAG時(shí)序電平；選通所述待升級(jí)的下級(jí)CPLD，將標(biāo)準(zhǔn)JTAG時(shí)序電平寫(xiě)入所述待升級(jí)CPLD，完成待升級(jí)CPLD的在線升級(jí)。通過(guò)本發(fā)明，可直接對(duì)CPLD器件進(jìn)行升級(jí)，無(wú)需使用電纜燒結(jié)。
文檔編號(hào)G06F9/445GK101894029SQ20101020601
公開(kāi)日2010年11月24日 申請(qǐng)日期2010年6月21日 優(yōu)先權(quán)日2010年6月21日
發(fā)明者王媛媛, 高洪 申請(qǐng)人:中興通訊股份有限公司