專利名稱：選擇性Zigzag電源屏蔽開關(guān)管面積及最小空閑時(shí)間優(yōu)化的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，具體涉及集成電路低功耗設(shè)計(jì)中的電源屏蔽方法。
背景技術(shù)：
隨著CMOS工藝的提高，CMOS管的閾值電壓也不斷降小，亞閾值漏電流所產(chǎn)生的靜態(tài)功耗越來越大。目前，人們不光追求性能上的提高，功耗已經(jīng)成為了集成電路設(shè)計(jì)中的關(guān)鍵因素。電源屏蔽是目前最有效的降低亞閾值漏電流的技術(shù)。電源屏蔽的一個(gè)缺點(diǎn)就是開啟時(shí)間太長(zhǎng)，近年提出的Zigzag電源屏蔽(ZPG)技術(shù)(參考對(duì)比文件1)有最快的開啟速度。根據(jù)對(duì)比文件1中所述，ZPG的開啟時(shí)間是普通PG的19%。正是因?yàn)閆PG的這個(gè)優(yōu)點(diǎn)，越來越多的人開始研究ZPG。開關(guān)管的面積是ZPG技術(shù)的一個(gè)關(guān)鍵參數(shù)，同時(shí)也是所有PG技術(shù)最關(guān)心的參數(shù)。如果開關(guān)管的面積過大，不僅會(huì)造成面積開銷過大，降低芯片的集成度，而且在休眠模式時(shí)的開關(guān)管電流關(guān)斷能力也會(huì)下降。 如果開關(guān)管的面積太小，開關(guān)管導(dǎo)通時(shí)的電阻會(huì)增加，會(huì)使虛地Vve(或虛電源Vvp)的值增加 (或降低)，降低被控邏輯門的工作電壓，增加電路的時(shí)延。對(duì)比文件1中的ZPG沒有考慮開關(guān)管的面積優(yōu)化。對(duì)比文件2是從電路分塊的角度來優(yōu)化了開關(guān)管的面積開銷。由于雙閾值電路越來越多的被應(yīng)用，對(duì)比文件3，4從另一個(gè)角度，使用選擇性電源屏蔽的方法來減小開關(guān)管的面積開銷，對(duì)比文件4只是針對(duì)普通的PG，而對(duì)比文件3針對(duì)的是ZPG。但是，對(duì)比文件3中的休眠向量的選擇和開關(guān)管的使用不適當(dāng)，它的效果和面積開銷都不太好。針對(duì)雙閾值電路，本發(fā)明使用了一種新的選擇性電源屏蔽技術(shù)，得到更好的面積優(yōu)化效果。雖然ZPG能有效地減小漏電功耗，但是進(jìn)入休眠狀態(tài)時(shí)會(huì)產(chǎn)生動(dòng)態(tài)功耗。如果休眠的時(shí)間很短，這個(gè)動(dòng)態(tài)功耗就有可能比ZPG減小的漏電功耗還大。為了避免這種情況，我們必須找出最短的休眠時(shí)間，將其稱為最小空閑時(shí)間(MIT)。對(duì)比文件5中使用了實(shí)時(shí)的電源關(guān)斷技術(shù)，但是它們的開關(guān)管面積開銷太大了，而且對(duì)于最小空閑時(shí)間的計(jì)算也不夠精確。對(duì)比文件6中使用了一種更精確的最小空閑時(shí)間的計(jì)算方法，但它是針對(duì)普通的電源屏蔽的。本發(fā)明在對(duì)比文件6的基礎(chǔ)上，提出了 ZPG的最小空閑時(shí)間的計(jì)算方法。在獲得面積減小的同時(shí)，最小空閑時(shí)間也得到減小。對(duì)比文件 1 Youngsoo Shin, Seungwhun Paik, and Hyung-Ock Kim. “Semicustom Design of Zigzag Power-Gated Circuits in Standard CelIElements，，IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, VOL. 28, NO. 3, MARCH 2009對(duì)比文件 2 :Y. H. Lee, D. K. Jeong, "Simultaneous Control of Power/Ground Current, Wakeup Time and Transistor Overhead in Power Gated Circuits，，，In Proceedings of International Conference on Computer Aided Design, pp.169-172, 2008對(duì)比文件3 :K.-W.Choi，Y.Xu，and T.&ikurai，“0ptimal zigzag(OZ) :Aneffective yet feasible power-gating scheme achieving two orders ofmagnitude lower standby leakage,，，in VLSI Symp. Tech. Dig. pp. 312-315, Jun. 2005.對(duì)比文件4 :K. Usami,N. Kawabe,Μ. Koizumi,K. Seta,and T. Furusawa,"Automated selective multi-threshold design for ultra-low standbyapplications,，，in Proc. Int. Symp. Low Power Electron. Des. pp. 202-206, Aug. 2002.對(duì)比文 # 5 :Y. Tsai, D. Duarte, N. Vi jaykrishnan, and Μ. Irwin, “Characterization and modeling of run-time techniques for leakage power reduction,，，IEEE Trans. VLSI Syst, vol. 12，pp. 1221—1233，Nov. 2004對(duì)比文件 6 :Hao Xu, Wen-Ben Jone and Ranga Vemuri, "Accurate energy breakeven time estimation for run-time power gating，，ICCAD, pp, 161-168, 2008.

發(fā)明內(nèi)容
為了克服現(xiàn)有的選擇性Zigzag電源屏蔽技術(shù)的開關(guān)管面積大的缺點(diǎn)，本發(fā)明提出了一種上下開關(guān)管面積的優(yōu)化分配的方法，使總的開關(guān)管面積開銷得到減小。同時(shí)提出了針對(duì)Zigzag電源屏蔽的最小空閑時(shí)間的計(jì)算方法。本發(fā)明采用的方案是對(duì)于雙閾值CMOS電路，在輸入休眠向量使得處于高閾值和非決定態(tài)的邏輯門的漏電流最小時(shí)，選擇性的使用Zigzag電源屏蔽技術(shù)關(guān)斷處于低閾值和決定態(tài)的邏輯門，減小需要關(guān)閉的門的個(gè)數(shù)。再對(duì)上開關(guān)管和下開關(guān)管的面積進(jìn)行最優(yōu)分配使得總的面積開銷最小。提出了 Zigzag電源屏蔽的最小空閑時(shí)間的計(jì)算方法。在面積減小的同時(shí)，最小空閑時(shí)間得到減小。與對(duì)比文件3中的方法相比，本發(fā)明的開關(guān)管面積開銷從沈.3%減小到4. 2%，最小空閑時(shí)間從3810ps減小到2463ps。


圖1是選擇性Zigzag電源屏蔽示意2是關(guān)斷后漏電流減小的模型圖3是關(guān)斷后漏電流示意圖
具體實(shí)施例方式選擇性ZPG電路的結(jié)構(gòu)如圖1所示。只處理處于低閾值和決定態(tài)的門(圖中黑色的門)。在進(jìn)入休眠模式(standby mode)前，一個(gè)預(yù)定的輸入向量，稱之為休眠向量(sle印 vector)。根據(jù)基于休眠向量所計(jì)算出來電路中每個(gè)節(jié)點(diǎn)的狀態(tài)，我們把輸出狀態(tài)為高的門連到下開關(guān)管(footer)，把輸出狀態(tài)為低的門連到上開關(guān)管(header)。在雙閾值電路中， 由于處于非決定態(tài)和高閾值的門的漏電流很小，我們只關(guān)斷處于低閾值和決定態(tài)的門(圖 1中的黑色的門)，這就是選擇性ZPG。本發(fā)明的優(yōu)化過程分以下幾步。1、對(duì)電路進(jìn)行雙閾值優(yōu)化。首先使用對(duì)比文件7提出的低功耗優(yōu)化引擎對(duì)電路進(jìn)行優(yōu)化。對(duì)比文件7中提出的方法是從溝道寬度、長(zhǎng)度和閾值電壓三個(gè)方面進(jìn)行綜合優(yōu)化，為了簡(jiǎn)化工作，本發(fā)明僅從溝道寬度(W)和閾值電壓(VT)兩個(gè)方面進(jìn)行綜合優(yōu)化。2、用遺傳算法求休眠向量。由于我們只是選擇性關(guān)斷了一部分邏輯門，而沒關(guān)斷的邏輯門的漏電流就沒有處理。我們希望沒有處理的這部分漏電流越小越好。所以，我們就需要計(jì)算出一個(gè)使未關(guān)斷的邏輯門漏電流最小的休眠向量。但對(duì)于輸入端口多的電路(如有100個(gè)輸入)，由于狀態(tài)搜索空間非常大01(|°)，所以不能采用遍歷搜索的窮舉算法來計(jì)算休眠向量。為了快速計(jì)算出休眠向量的一個(gè)近似解，使用遺傳算法進(jìn)行搜索。對(duì)于求解休眠向量，把一個(gè)輸入向量設(shè)為設(shè)為一個(gè)基因(gene)，把100個(gè)基因設(shè)為一個(gè)種群?；虻倪m應(yīng)度設(shè)為
權(quán)利要求
1.選擇性Zigzag電源屏蔽開關(guān)管面積及最小空閑時(shí)間優(yōu)化算法，其特征在于對(duì)于雙閾值CMOS電路，輸入休眠向量使得處于高閾值和非決定態(tài)的邏輯門的漏電流最小，選擇性的使用Zigzag電源屏蔽技術(shù)關(guān)斷處于低閾值和決定態(tài)的邏輯門，減小需要關(guān)閉的門的個(gè)數(shù)。再對(duì)上開關(guān)管和下開關(guān)管的面積進(jìn)行最優(yōu)分配使得總的面積開銷最小。提出了 Zigzag 電源屏蔽的最小空閑時(shí)間的計(jì)算方法。在面積減小的同時(shí)，最小空閑時(shí)間得到減小。
2.根據(jù)權(quán)利要求1所述的選擇性Zigzag電源屏蔽開關(guān)管面積及最小空閑時(shí)間優(yōu)化算法，其中休眠向量的特征在于由于高閾值和非決定態(tài)的門沒有被關(guān)斷，因此用遺傳算法求出的休眠向量應(yīng)使處于這種狀態(tài)的門的漏電流最小。保證沒有得到控制的漏電流不會(huì)太大。
3.根據(jù)權(quán)利要求1所述的選擇性Zigzag電源屏蔽開關(guān)管面積及最小空閑時(shí)間優(yōu)化算法，其中對(duì)上下開關(guān)管面積的最優(yōu)分配的特征在于由于相同寬度的上下開關(guān)管的等效電阻不同，在計(jì)算上下開關(guān)管面積時(shí)如果認(rèn)為它們上的電壓降相同，則總的面積開銷就不是最小的。所以使用隨機(jī)的方法求出使得總的面積開銷最小的上下開關(guān)管的面積分配。
4.根據(jù)權(quán)利要求1所述的選擇性Zigzag電源屏蔽開關(guān)管面積及最小空閑時(shí)間優(yōu)化算法，其中最小空閑時(shí)間的計(jì)算的特征在于在對(duì)比文件6提出的方法的基礎(chǔ)上，分析Zigzag 電源屏蔽的特殊性質(zhì)。相對(duì)于普通的電源屏蔽，Zigzag電源屏蔽在進(jìn)入休眠狀態(tài)時(shí)，不光包含開關(guān)管所消耗的功耗，還有輸入休眠向量的功耗。根據(jù)這個(gè)性質(zhì)，求出最小空閑時(shí)間。
全文摘要
本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，具體涉及集成電路低功耗設(shè)計(jì)中的選擇性Zigzag電源屏蔽優(yōu)化算法?，F(xiàn)有的電源屏蔽技術(shù)的開關(guān)管面積開銷很大，本發(fā)明提出一種針對(duì)雙閾值電路的選擇性Zigzag電源屏蔽的優(yōu)化算法。首先選擇性的關(guān)斷處于低閾值決定態(tài)的邏輯門，從而減少需要關(guān)閉的門的數(shù)量。又由于相同面積的上下開關(guān)管的等效電阻不同，對(duì)上下開關(guān)管的面積進(jìn)行最優(yōu)分配，使總的面積開銷最小。提出一種針對(duì)Zigzag電源屏蔽的精確的最小空閑時(shí)間的計(jì)算方法，證明了使用本發(fā)明的優(yōu)化算法也可以使最小空閑時(shí)間減小。與給每個(gè)門分配一個(gè)開關(guān)管的選擇性Zigzag電源屏蔽方法相比，開關(guān)管面積開銷減小了84％，最小空閑時(shí)間減小了35％。本發(fā)明可以廣泛應(yīng)用于低功耗的電路中，對(duì)電路的設(shè)計(jì)有重要的指導(dǎo)意義。
文檔編號(hào)G06F17/50GK102243669SQ20101016978
公開日2011年11月16日 申請(qǐng)日期2010年5月12日 優(yōu)先權(quán)日2010年5月12日
發(fā)明者駱祖瑩, 黃琨 申請(qǐng)人:北京師范大學(xué)