專利名稱：基于輸入向量控制的襯底偏置技術(shù)面積優(yōu)化算法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，具體涉及低功耗設(shè)計(jì)中基于輸入向量控制的襯底偏置技術(shù)面積優(yōu)化算法。
背景技術(shù)：
晶體管襯底偏置(Reverse Body Bias,RBB)是運(yùn)行時(shí)用于減小漏電功耗的一項(xiàng)常用技術(shù)。在CMOS集成電路中，襯底偏置技術(shù)之所以被廣泛應(yīng)用，基于以下幾方面的優(yōu)點(diǎn)1) 抑制亞閾值漏電流；2)降低寄生結(jié)電容(參考對(duì)比文件1)，當(dāng)電路轉(zhuǎn)換到待機(jī)模式，sleep 信號(hào)控制開關(guān)管將相應(yīng)的偏置電壓應(yīng)用到所有晶體管的襯底上(其中PMOS的偏置電壓為正，NMOS的為負(fù))，通過(guò)動(dòng)態(tài)提高晶體管的閾值電壓，減小晶體管的漏電流，從而降低了電路的靜態(tài)功耗(參考對(duì)比文件幻。晶體管襯底偏置已被廣泛應(yīng)用在了運(yùn)行時(shí)漏電功耗優(yōu)化的電路。最小漏電流輸入向量(Minimum Leakage Pattern, MLP)是在待機(jī)模式下，在電路的主要輸入端應(yīng)用一組輸入向量，使得電路產(chǎn)生的漏電流最小(參考對(duì)比文件3)。雙閾值優(yōu)化設(shè)計(jì)是指在關(guān)鍵路徑應(yīng)用低閾值滿足電路時(shí)延的條件下，在非關(guān)鍵路徑盡可能使用高閾值減小電路的漏電流(參考對(duì)比文件4)?，F(xiàn)有的襯底偏置技術(shù)是在所有的晶體管襯底上應(yīng)用偏置電壓，偏置電壓控制管的面積開銷較大。研究發(fā)現(xiàn)，由于堆棧效應(yīng)，供電電源VDD到地&id的路徑上不止一個(gè)晶體管截止時(shí)的漏電流明顯很小，而當(dāng)輸入使級(jí)聯(lián)的晶體管至少一個(gè)導(dǎo)通時(shí)，晶體管的溝道電流很大，此時(shí)晶體管處于決定態(tài)，且由于低閾值電壓晶體管的漏電流比較大，因此處于決定態(tài)的低閾值電壓的晶體管的漏電流占電路總漏電流的絕大部分?；谝陨系目紤]，本發(fā)明提出了基于雙閾值CMOS電路設(shè)計(jì)，在輸入最小漏電流向量條件下，只在處于決定態(tài)的低閾值電壓晶體管襯底上應(yīng)用偏置電壓，通過(guò)大幅度減小需要應(yīng)用偏置電壓的晶體管的數(shù)量，可以將偏置電壓控制管的面積開銷降到最小，這樣節(jié)約了實(shí)時(shí)功耗管理(Dynamic Power Management, DPM)系統(tǒng)的面積開銷。對(duì)比文件 1 Yo-Sheng Lin, Chung-Cheng ffu, Chih-Sheng Chang, etc. Leakage Scaling in Deep Submicron CMOS for SoC. IEEE TRANSACTIONS 0NELECTR0N DEVICES, VOL. 49，NO. 6，JUNE2002 :ppl034_1041對(duì)比文件2 :N. JAYAKUMAR, S. DHAR, S. PKHATRI. A self-adjusting scheme to determine the optimum RBB by monitoring leakage currents. Proceedingsof IEEE/ACM DAC,2005, pp43-46對(duì)比文件 3:L. YUAN, G. QU. Simultaneous input vector selection and dual threshold voltage assignment for static leakage minimization. Proceedings oflEEE/ACM ICCAD，2007，pp548-551對(duì)比文件4 :路祖螢，潘月斗。CMOS電路晶體管級(jí)功耗優(yōu)化方法。計(jì)算機(jī)研究與發(fā)展，2007，35 (11) :2043-2049

發(fā)明內(nèi)容
為了克服現(xiàn)有的應(yīng)用于襯底偏置技術(shù)的控制管的面積開銷較大的不足，本發(fā)明提出了一種新的連接方式，該連接方式能大幅度減小控制管的面積。本發(fā)明采用的方案是基于雙閾值CMOS電路設(shè)計(jì)，在輸入最小漏電流向量條件下，只在處于決定態(tài)的低閾值電壓晶體管襯底上應(yīng)用偏置電壓的方法，該方法大幅度減小了應(yīng)用偏置電壓的晶體管的數(shù)量，使?fàn)顟B(tài)轉(zhuǎn)換時(shí)襯底充放電電容減小，控制管等效電阻大， 由于開關(guān)管的溝道寬度和等效電阻成反比，從而達(dá)到減小應(yīng)用于襯底偏置技術(shù)的控制管的面積的目的。本發(fā)明的有益效果是，與現(xiàn)有的RBB方法相比，本發(fā)明以損耗27. 94%的漏電功耗優(yōu)化效果為代價(jià)，降低了 84. 91%的面積開銷。
具體實(shí)施例方式本發(fā)明提出了基于最小輸入向量應(yīng)用于襯底偏置技術(shù)的控制管的面積優(yōu)化算法， 具體步驟如下首先對(duì)電路在雙閾值及溝道寬度兩方面進(jìn)行性能優(yōu)化，然后確定使電路漏電流最小的輸入向量，經(jīng)以上對(duì)電路性能及靜態(tài)功耗的優(yōu)化，基于最小漏電流向量，遍歷電路中所有的邏輯門，查表法確定總的漏電功耗及應(yīng)用于襯底的反向偏置電壓變化時(shí)，襯底到源端或襯底到漏端的充放電電容，并根據(jù)公式確定控制管的等效電阻，進(jìn)而確定控制管的面積。上述方法中，所述“對(duì)電路在雙閾值及溝道寬度兩方面進(jìn)行性能優(yōu)化”如下對(duì)電路進(jìn)行雙閾值及溝道寬度優(yōu)化，通過(guò)調(diào)節(jié)晶體管參數(shù)(溝道寬度、閾值電壓)，保證電路預(yù)定的性能前提下，達(dá)到降低功耗的目的。本算法在進(jìn)行優(yōu)化時(shí)有2個(gè)閾值電壓和5個(gè)溝道寬度。2個(gè)閾值電壓分別為高閾值電壓和低閾值電壓，高閾值電壓等于BPTM 模型的正常閾值電壓，低閾值電壓等于高閾值電壓的2/3。5個(gè)溝道寬度是基本寬度的1、2、 3 λ 5 Λ T. 5 {口 ο上述方法中，所述“確定使電路漏電流最小的輸入向量”如下確定使電路漏電流最小的輸入向量，在SOC中，當(dāng)一個(gè)功能模塊空閑時(shí)，可以加上一個(gè)MLP來(lái)降低空閑時(shí)電路的漏電流，使漏電流產(chǎn)生的靜態(tài)功耗得以降低。上文中，MLP可以采用遺傳算法來(lái)求解為了快速計(jì)算出最小輸入向量的一個(gè)近似解，本文用遺傳算法進(jìn)行搜索。遺傳算法的基本思想是模擬生物界優(yōu)勝略汰的法則，把一個(gè)種群中適應(yīng)性不強(qiáng)的淘汰，經(jīng)過(guò)很多代的自然選擇，剩下的就是適應(yīng)性強(qiáng)的。對(duì)于求解MLP，本文把一個(gè)輸入向量設(shè)為設(shè)為一個(gè)基因(gene)，把100個(gè)基因設(shè)為一個(gè)種群?；虻倪m應(yīng)度設(shè)為f (gene) = 1/ Leakage (gene).交叉的概率設(shè)為0. 8，變異的概率設(shè)為0. 05，經(jīng)過(guò)100代的進(jìn)化，得到我們需要的近似解。根據(jù)這個(gè)值的輸入向量，我們可以計(jì)算出每個(gè)門所處的狀態(tài)。 上述方法中，所述“查表法確定總的漏電功耗及應(yīng)用于襯底的反向偏置電壓變化時(shí)，襯底到源端或襯底到漏端的充放電電容”如下 在最小輸入向量條件下，遍歷電路中所有的邏輯門，若當(dāng)前的邏輯門是低閾值決定態(tài)，根據(jù)此時(shí)的輸入向量，找出對(duì)應(yīng)處于決定態(tài)的晶體管，進(jìn)一步判斷該處于決定態(tài)的晶體管是并聯(lián)的還是串聯(lián)的，做相應(yīng)的查表處理確定電路消耗的漏電功耗及襯底到源端或襯底到漏端的充放電電容。上述方法中，所述“確定控制管的等效電阻”如下Reff為1 = Reff*C所求(T設(shè)定為一定值0. 5e-ll).C為應(yīng)用于襯底的反向偏置電壓變化時(shí)，襯底到源端或襯底到漏端的充放電電容，在前步驟中已求。上述方法中，所述“確定控制管的面積”如下確定應(yīng)用于襯底偏置技術(shù)的控制管的尺寸。由于控制管的等效電阻和溝道寬度成反比，可以通過(guò)一個(gè)單位溝道寬度的MOS管的HSPICE模擬來(lái)計(jì)算導(dǎo)通電阻，從而計(jì)算出控制管的寬度W。W = RWcZReff，式中w為應(yīng)用于襯底偏置技術(shù)的控制管的寬度，R為單位溝道寬度下HSPICE仿真的結(jié)果，W。為單位溝道寬度(取0. 553e-7), Reff為T = Reff*C所求(T設(shè)定為一定值 0. k-11). C為應(yīng)用于襯底的反向偏置電壓變化時(shí)，襯底到源端或襯底到漏端的充放電電容。本發(fā)明具體步驟如下1)對(duì)電路進(jìn)行雙閾值及溝道寬度優(yōu)化2)確定使電路漏電流最小的輸入向量3)查表法確定總的漏電功耗及應(yīng)用于襯底的反向偏置電壓變化時(shí)，襯底到源端或襯底到漏端的充放電電容4)根據(jù)公式確定控制管的面積仿真結(jié)果■漏電功耗在表1中，列出了將VRBB應(yīng)用在處于決定態(tài)低閾值的MOS管襯底電路漏電功耗的所有數(shù)據(jù)及將VRBB應(yīng)用在所有MOS管的襯底上電路漏電功耗的所有數(shù)據(jù)，同時(shí)列出了電路不經(jīng)過(guò)RBB技術(shù)優(yōu)化漏電流時(shí)的參考數(shù)據(jù)。表中符號(hào)意義如下P1 =MLP下，電路中所有MOS管的襯底都應(yīng)用對(duì)應(yīng)的偏置電壓時(shí)電路的漏電功耗；P2 =MLP下，只有電路中那些處于低閾值決定態(tài)的MOS管的襯底上應(yīng)用對(duì)應(yīng)的偏置電壓時(shí)電路的漏電功耗；P0 =MLP下，電路中所有MOS管的襯底都不應(yīng)用偏置電壓時(shí)電路的漏電功耗；P10 =PcrP1，對(duì)比算法降低的漏電功耗；P20 =Ptl-P2，本發(fā)明降低的漏電功耗；P2Q/P1Q 對(duì)比算法降低的漏電功耗占本文方法降低漏電功耗的比例；由表1可以得出結(jié)論本發(fā)明所降低的漏電功耗占對(duì)比算法所降低漏電功耗的 72. 06%，少降低了 27. 94%的漏電功耗，即本發(fā)明損耗了 27. 94%的對(duì)比算法漏電功耗優(yōu)化效果?！鲆r底充放電的電容在表2中，列出了一個(gè)電路中所有晶體管的數(shù)量及本文算法中應(yīng)用VRBB的晶體管的數(shù)量，并給出了兩種算法的控制管的充放電電容。表中符號(hào)意義如下pmosl 一個(gè)電路中所有PMOS晶體管的數(shù)量，同時(shí)NMOS的數(shù)量與之相同；
pmos2 本發(fā)明應(yīng)用VRBB的PMOS晶體管的數(shù)量；nmos2 本發(fā)明應(yīng)用VRBB的匪OS晶體管的數(shù)量；Cpi 對(duì)比算法PMOS晶體管應(yīng)用VRBB的控制管的充放電電容；Cni 對(duì)比算法NMOS晶體管應(yīng)用VRBB的控制管的充放電電容；Cp2 本發(fā)明算法PMOS晶體管應(yīng)用VRBB的控制管的充放電電容；Cn2 本發(fā)明算法NMOS晶體管應(yīng)用VRBB的控制管的充放電電容；由表2可以看出，本發(fā)明應(yīng)用于襯底偏置技術(shù)的PMOS控制管發(fā)生狀態(tài)轉(zhuǎn)換時(shí)的充放電電容是對(duì)比算法的12.82%，減小了 87. 18 %，NMOS控制管是對(duì)比算法的22. 70 %，減小了 77. 30%?！鰬?yīng)用于襯底偏置技術(shù)的控制管的面積在表3中，列出了將VRBB應(yīng)用在處于決定態(tài)低閾值的MOS管襯底上控制管的面積開銷的所有數(shù)據(jù)，為了驗(yàn)證其較對(duì)比算法的優(yōu)越性及所占電路面積的比例，同時(shí)列出了將 VRBB應(yīng)用在所有MOS管的襯底上控制管的面積開銷的所有數(shù)據(jù)及電路總面積參考數(shù)據(jù)。表中符號(hào)意義如下W1 :MLP下，電路中所有MOS管的襯底都應(yīng)用對(duì)應(yīng)的偏置電壓時(shí)電路的VRBB控制管的面積開銷；W2 =MLP下，只有電路中那些處于低閾值決定態(tài)的MOS管的襯底上應(yīng)用對(duì)應(yīng)的偏置電壓時(shí)電路的VRBB控制管的面積開銷；Wekt 電路的總面積；W1Zffckt 對(duì)比算法控制管的面積開銷占電路面積開銷的比例；ff2/ffckt 本發(fā)明算法控制管的面積開銷占電路面積開銷的比例；W2Z^W1 本發(fā)明算法的面積開銷占對(duì)比算法的面積開銷的比例；由表3可以得出以下結(jié)論1. MLP下，對(duì)于所有MOS管的襯底都應(yīng)用對(duì)應(yīng)的偏置電壓的電路而言，VRBB控制管面積占電路面積的9. 74%。2. MLP下，對(duì)于只有那些處于低閾值決定態(tài)的MOS管的襯底上應(yīng)用對(duì)應(yīng)的偏置電壓的電路而言，VRBB控制管的面積占電路面積的1. 47%。3.本發(fā)明算法中VRBB控制管的面積占電路面積的比例較對(duì)比算法由9. 74%減小到了 1.47%，面積優(yōu)化效果較好。4.本發(fā)明算法中VRBB控制管的面積占對(duì)比算法VRBB控制管面積的15. 09%，與對(duì)比算法相比，以損耗27. 94%的漏電功耗優(yōu)化效果為代價(jià)，節(jié)省了 84. 91%的VRBB控制管面積開銷。表1兩種算法漏電功耗比較circuitLeakage powerPoP.P2Ρ οP20P20/P10MC4323.94E-042.25E-042.64E-041.69E-041.30E-0476.76%MC8809.87E-055.13E-057.26E-054.74E-052.61E-0555.03%MC19081.02E-035.67E-047.70E-044.50E-042.47E-0454.90%MC26701.43E-037.99E-049.86E-046.34E-044.47E-0470.49%MC35408.01E-044.30E-045.48E-043.71E-042.54E-0468.28%MC53151.72E-039.56E-041.12E-037.62E-045.96E-0478.14%MC62882.85E-031.70E-031.81E-031.15E-031.05E-0391.24%MC75524.07E-032.28E-032.61E-031.79E-031.46E-0381.63%average72.06%表2兩種算法的控制管的充放電電容比較
circuitnumbercapacitancepmoslpmos2nmos2CpiCniCp2Cn2ratio_pratio_nMC43249148943.21E-142.51E-145.30E-156.73E-1516.53%26.82%MC8807298234.71E-143.28E-148.74E-161.67E-151.86%5.08%MC190815901342731.OOE-137.88E-141.48E-141.92E-1414.78%24.41%MC267020941704531.28E-131.02E-131.87E-143.21E-1414.62%31.34%MC35402975742971.75E-131.48E-138.12E-152.13E-144.65%14.35%MC531544302265062.64E-132.06E-132.48E-143.67E-149.39%17.84%MC6288480081310423.41E-132.26E-138.69E-147.75E-1425.48%34.31%MC7552625655211483.98E-133.00E-136.07E-148.25E-1415.27%27.48%12.82%22.70% 表3兩種算法的面積開銷比較
circuitwideWcktW1W2W1AVcktW2AVcktW2AV1MC4326.30E-056.47E-061.22E-0610.26%1.94%18.91%MC8809.33E-059.23E-062.37E-079.89%0.25%2.53%MC19082.08E-042.02E-053.44E-069.74%1.66%17.04%MC26702.66E-042.60E-054.85E-069.77%1.82%18.63%MC35403.84E-043.59E-052.56E-069.35%0.67%7.17%MC53155.38E-045.32E-056.06E-069.89%1.13%11.43%MC62887.17E-046.61E-051.80E-059.22%2.51%27.22%MC75528.09E-047.94E-051.44E-059.82%1.77%18.02%average9.74%1.47%15.09%
權(quán)利要求
1.基于輸入向量控制的襯底偏置技術(shù)面積優(yōu)化算法，其特征在于基于雙閾值CMOS電路設(shè)計(jì)，在輸入最小漏電流向量條件下，只在處于決定態(tài)的低閾值電壓晶體管襯底上應(yīng)用偏置電壓。
2.根據(jù)權(quán)利要求1所述的基于輸入向量控制的襯底偏置技術(shù)面積優(yōu)化算法，其中輸入向量的特征在于電路的主要輸入端不是隨機(jī)選取的向量，而是采用遺傳算法搜索到的最小漏電流輸入向量。
3.根據(jù)權(quán)利要求1所述的基于輸入向量控制的襯底偏置技術(shù)面積優(yōu)化算法，其中雙閾值CMOS電路設(shè)計(jì)的特征在于電路不是采用單一閾值，在速度快的電路中采用高閾值減小漏電流，在速度慢的電路中采用低閾值減小時(shí)延；而是在關(guān)鍵路徑采用低閾值，非關(guān)鍵路徑采用高閾值的雙閾值電壓設(shè)計(jì)。
4.根據(jù)權(quán)利要求1所述的基于輸入向量控制的襯底偏置技術(shù)面積優(yōu)化算法，其中應(yīng)用偏置電壓的晶體管的特征在于應(yīng)用襯底偏置技術(shù)的晶體管不是電路中所有的晶體管，也不是電路中那些處于決定態(tài)的晶體管，而是在最小漏電流輸入向量條件下，只處于決定態(tài)的且低閾值電壓的晶體管。
全文摘要
本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，尤其涉及低功耗設(shè)計(jì)基于輸入向量控制的襯底偏置技術(shù)面積優(yōu)化算法。現(xiàn)有的襯底偏置技術(shù)是在所有的晶體管襯底上應(yīng)用偏置電壓，偏置電壓控制管的面積開銷較大，本發(fā)明提出了一種只在決定態(tài)低閾值電壓的晶體管襯底上應(yīng)用襯底偏置技術(shù)的方法。首先對(duì)電路雙閾值及溝道寬度兩方面進(jìn)行性能優(yōu)化，然后應(yīng)用遺傳算法搜索使電路漏電功耗最小的輸入向量，最后基于最小漏電流向量遍歷電路中所有的邏輯門，找出對(duì)應(yīng)處于決定態(tài)低閾值的晶體管，在其上應(yīng)用偏置電壓。與現(xiàn)有的RBB方法相比，本發(fā)明以損耗27.94％的漏電功耗優(yōu)化效果為代價(jià)，降低了84.91％的面積開銷。本發(fā)明可以廣泛應(yīng)用于運(yùn)行時(shí)靜態(tài)功耗優(yōu)化的電路，對(duì)電路的設(shè)計(jì)有重要的指導(dǎo)意義。
文檔編號(hào)G06F17/50GK102236723SQ201010152018
公開日2011年11月9日 申請(qǐng)日期2010年4月21日 優(yōu)先權(quán)日2010年4月21日
發(fā)明者孫朝珊, 駱祖瑩, 黃琨 申請(qǐng)人:北京師范大學(xué)