專利名稱：數(shù)據(jù)讀取方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，特別涉及一種數(shù)據(jù)讀取方法及裝置。
背景技術(shù)：
在整個(gè)單板系統(tǒng)的設(shè)計(jì)與規(guī)劃中，通常將降成本的算法邏輯在基帶芯片中完成，將需要大量RAM資源或者是在協(xié)議上還有演進(jìn)的部分算法邏輯在FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)中完成?；鶐酒cFPGA之間通常需要大量的數(shù)據(jù)交互。單板系統(tǒng)在工作時(shí)，F(xiàn)PGA向基帶芯片發(fā)送數(shù)據(jù)，基帶芯片將FPGA發(fā)送來(lái)的數(shù)據(jù)寫入內(nèi)部RAM中；然后，基帶芯片中的其它功能器件由內(nèi)部RAM讀取數(shù)據(jù)。在工作初期，基帶芯片無(wú)法精確地知道FPGA發(fā)送來(lái)的第一個(gè)有效數(shù)據(jù)何時(shí)寫入基帶芯片的內(nèi)部RAM中，其它功能器件也無(wú)法獲知何時(shí)由內(nèi)部RAM讀取數(shù)據(jù)。由于FPGA需要不斷地向基帶芯片發(fā)送數(shù)據(jù)，基帶芯片的內(nèi)部RAM容量有限，當(dāng)發(fā)送來(lái)的數(shù)據(jù)總量等于內(nèi)部RAM容量，而其它功能器件仍未由內(nèi)部RAM讀取數(shù)據(jù)時(shí)，后續(xù)發(fā)送來(lái)的數(shù)據(jù)將會(huì)覆蓋第一個(gè)有效數(shù)據(jù)，從而導(dǎo)致其它功能器件無(wú)法讀取FPGA發(fā)送來(lái)的第一個(gè)有效數(shù)據(jù)?，F(xiàn)有技術(shù)通過(guò)增加基帶芯片的內(nèi)部RAM的大小，保證其它功能器件在讀取數(shù)據(jù)時(shí)，第一個(gè)有效數(shù)據(jù)仍存在于內(nèi)部RAM中。在實(shí)現(xiàn)本發(fā)明的過(guò)程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問(wèn)題為了保證其它功能器件能夠由內(nèi)部RAM讀取到位于內(nèi)部RAM的第一個(gè)有效數(shù)據(jù)， 需要增加內(nèi)部RAM的大小，而RAM的成本較高，從而增加了系統(tǒng)的整體成本。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供一種數(shù)據(jù)讀取方法及裝置，能夠在不增加內(nèi)部存儲(chǔ)器大小的同時(shí)保證由內(nèi)部存儲(chǔ)器讀取到位于內(nèi)部存儲(chǔ)器的第一個(gè)有效數(shù)據(jù)。本發(fā)明實(shí)施例采用的技術(shù)方案為一種數(shù)據(jù)讀取方法，包括將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)， 獲取實(shí)際時(shí)間延遲值，所述計(jì)時(shí)值從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，所述同步信號(hào)根據(jù)基準(zhǔn)同步信號(hào)得到，所述基準(zhǔn)同步信號(hào)與所述數(shù)據(jù)輸入端接收到的基準(zhǔn)同步信號(hào)同時(shí)得到，其中，在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入所述內(nèi)部存儲(chǔ)器的數(shù)據(jù)總量小于所述內(nèi)部存儲(chǔ)器的容量；接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示；根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器中讀取所述數(shù)據(jù)輸入端發(fā)送來(lái)的數(shù)據(jù)。一種數(shù)據(jù)讀取裝置，包括獲取模塊，用于將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，所述計(jì)時(shí)值從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，所述同步信號(hào)根據(jù)基準(zhǔn)同步信號(hào)得到，所述基準(zhǔn)同步信號(hào)與所述數(shù)據(jù)輸入端接收到的基準(zhǔn)同步信號(hào)同時(shí)得到，其中，在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入所述內(nèi)部存儲(chǔ)器的數(shù)據(jù)總量小于所述內(nèi)部存儲(chǔ)器的容量；接收模塊，用于接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示；讀取模塊，用于根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器中讀取所述數(shù)據(jù)輸入端發(fā)送來(lái)的數(shù)據(jù)。本發(fā)明實(shí)施例數(shù)據(jù)讀取方法及裝置，當(dāng)接收到同步信號(hào)時(shí)，開(kāi)始計(jì)時(shí)，將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，接收根據(jù)該實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示，并從內(nèi)部存儲(chǔ)器中讀取數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本發(fā)明能夠精確地獲取接收到同步信號(hào)與將數(shù)據(jù)輸入端發(fā)送來(lái)的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器之間的實(shí)際延時(shí)，并根據(jù)該實(shí)際延時(shí)發(fā)出讀取數(shù)據(jù)的指示，從而可以在不增加內(nèi)部存儲(chǔ)器大小的同時(shí)保證從內(nèi)部存儲(chǔ)器中讀取到位于內(nèi)部存儲(chǔ)器的第一個(gè)有效數(shù)據(jù)。


為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其它的附圖。圖1為本發(fā)明實(shí)施例一提供的數(shù)據(jù)讀取方法流程圖；圖2為本發(fā)明實(shí)施例二提供的數(shù)據(jù)讀取方法流程圖；圖3為本發(fā)明實(shí)施例三提供的數(shù)據(jù)讀取方法流程圖；圖4為本發(fā)明實(shí)施例四提供的數(shù)據(jù)讀取裝置結(jié)構(gòu)示意圖；圖5、圖6為本發(fā)明實(shí)施例五提供的數(shù)據(jù)讀取裝置結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。為使本發(fā)明技術(shù)方案的優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作詳細(xì)說(shuō)明。實(shí)施例一本實(shí)施例提供一種數(shù)據(jù)讀取方法，如圖1所示，所述方法包括101、將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，所述計(jì)時(shí)值從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，所述同步信號(hào)根據(jù)基準(zhǔn)同步信號(hào)得到，所述基準(zhǔn)同步信號(hào)與所述數(shù)據(jù)輸入端接收到的基準(zhǔn)同步信號(hào)同時(shí)得到，其中，在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入所述內(nèi)部存儲(chǔ)器的數(shù)據(jù)總量小于所述內(nèi)部存儲(chǔ)器的容量；
102、接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示；103、根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器中讀取所述數(shù)據(jù)輸入端發(fā)送來(lái)的數(shù)據(jù)。本發(fā)明實(shí)施例數(shù)據(jù)讀取方法，當(dāng)接收到同步信號(hào)時(shí)，開(kāi)始計(jì)時(shí)，將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，接收根據(jù)該實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示，并從內(nèi)部存儲(chǔ)器中讀取數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本發(fā)明能夠精確地獲取接收到同步信號(hào)與將數(shù)據(jù)輸入端發(fā)送來(lái)的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器之間的實(shí)際延時(shí)，并根據(jù)該實(shí)際延時(shí)發(fā)出讀取數(shù)據(jù)的指示，從而可以在不增加內(nèi)部存儲(chǔ)器大小的同時(shí)保證由內(nèi)部存儲(chǔ)器讀取到位于內(nèi)部存儲(chǔ)器的第一個(gè)有效數(shù)據(jù)。實(shí)施例二在本實(shí)施例中，以單板系統(tǒng)為例，ASIC (Application Specific IntegratedCircuit,專用集成電路)芯片由FPGA接收數(shù)據(jù)，ASIC芯片與FPGA屬于兩個(gè)不同的系統(tǒng)，ASIC芯片無(wú)法精確確定與FPGA之間的延時(shí)。如圖2所示，所述數(shù)據(jù)讀取方法包括201、當(dāng)接收到ASIC定時(shí)模塊發(fā)送來(lái)的同步信號(hào)時(shí)，開(kāi)始計(jì)時(shí)。其中，所述同步信號(hào)由位于ASIC芯片內(nèi)部的所述ASIC定時(shí)模塊根據(jù)接收到的基準(zhǔn)同步信號(hào)得到，ASIC定時(shí)模塊與FPGA同時(shí)接收到所述基準(zhǔn)同步信號(hào)，ASIC定時(shí)模塊對(duì)該基準(zhǔn)同步信號(hào)進(jìn)行一定處理后得到該同步信號(hào)。進(jìn)一步的，ASIC定時(shí)模塊同時(shí)開(kāi)始計(jì)時(shí)。202、接收FPGA發(fā)送來(lái)的數(shù)據(jù)，并將所述數(shù)據(jù)依次寫入內(nèi)部存儲(chǔ)器中。通常，F(xiàn)PGA接收到基準(zhǔn)同步信號(hào)后，會(huì)對(duì)該基準(zhǔn)同步信號(hào)進(jìn)行處理，然后才向 ASIC芯片發(fā)送數(shù)據(jù)，因此，F(xiàn)PGA開(kāi)始向ASIC芯片發(fā)送數(shù)據(jù)的時(shí)刻，與FPGA和ASIC定時(shí)模塊接收到基準(zhǔn)同步信號(hào)的時(shí)刻有一定的時(shí)延，該時(shí)延由FPGA內(nèi)部的相關(guān)算法所決定。進(jìn)一步的，接收FPGA發(fā)送來(lái)的數(shù)據(jù)與將所述數(shù)據(jù)依次寫入內(nèi)部存儲(chǔ)器中之間可以有時(shí)間差。203、當(dāng)將FPGA發(fā)送來(lái)的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)，將當(dāng)前的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值。其中，所述預(yù)定時(shí)長(zhǎng)根據(jù)ASIC芯片向內(nèi)部存儲(chǔ)器寫入數(shù)據(jù)的速率以及ASIC芯片的內(nèi)部存儲(chǔ)器的大小而設(shè)置，以保證在該預(yù)定時(shí)長(zhǎng)內(nèi)，寫入內(nèi)部存儲(chǔ)器的數(shù)據(jù)總量小于該內(nèi)部存儲(chǔ)器的容量。在實(shí)際應(yīng)用中，所述預(yù)定時(shí)長(zhǎng)設(shè)置為在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入所述內(nèi)部存儲(chǔ)器的數(shù)據(jù)總量不能太小，也不能太大。優(yōu)選地，所述預(yù)定時(shí)長(zhǎng)設(shè)置為在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入內(nèi)部存儲(chǔ)器的數(shù)據(jù)總量等于或者趨近于所述內(nèi)部存儲(chǔ)器容量的一半。204、將所述實(shí)際時(shí)間延遲值寫入內(nèi)部寄存器中。205, ASIC芯片的內(nèi)部CPU從內(nèi)部寄存器中讀取所述實(shí)際時(shí)間延遲值。206、ASIC芯片的內(nèi)部CPU將所述實(shí)際時(shí)間延遲值通知ASIC定時(shí)模塊?？蛇x地，也可以直接將步驟203獲取的實(shí)際時(shí)間延遲值直接通知ASIC定時(shí)模塊， 則步驟204-205可以省略。207、接收ASIC定時(shí)模塊根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示。
具體地，當(dāng)ASIC定時(shí)模塊的計(jì)時(shí)值介于所述實(shí)際時(shí)間延遲值-預(yù)定量與所述實(shí)際時(shí)間延遲值+預(yù)定量之間時(shí)，ASIC定時(shí)模塊發(fā)出數(shù)據(jù)讀取指示，其中，所述預(yù)定量由系統(tǒng)設(shè)定。優(yōu)選地，當(dāng)ASIC定時(shí)模塊的計(jì)時(shí)值等于所述實(shí)際時(shí)間延遲值時(shí)，ASIC定時(shí)模塊發(fā)出數(shù)據(jù)讀取指示。208、根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器中讀取FPGA發(fā)送來(lái)的數(shù)據(jù)。209、將由所述內(nèi)部存儲(chǔ)器讀取的數(shù)據(jù)同步地向其它功能器件發(fā)送。其中，定時(shí)模塊根據(jù)該數(shù)據(jù)讀取指示發(fā)出定時(shí)指示，并將該定時(shí)指示向其它功能器件發(fā)送，其它功能器件根據(jù)該定時(shí)指示同時(shí)接收由所述內(nèi)部存儲(chǔ)器中讀取的數(shù)據(jù)，從而可以保證幀信號(hào)同步，滿足算法要求，保證單板系統(tǒng)正常工作。當(dāng)然，本發(fā)明實(shí)施例不僅限于一個(gè)ASIC芯片和一個(gè)FPGA的情況，對(duì)于有多個(gè)數(shù)據(jù)輸入端和多個(gè)數(shù)據(jù)接收端的情況同樣適用。本發(fā)明實(shí)施例數(shù)據(jù)讀取方法，當(dāng)接收到定時(shí)模塊發(fā)送來(lái)的同步信號(hào)時(shí)，開(kāi)始計(jì)時(shí)， 將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，接收根據(jù)該實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示，并從內(nèi)部存儲(chǔ)器中讀取數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本發(fā)明能夠精確地獲取接收到同步信號(hào)與將數(shù)據(jù)輸入端發(fā)送來(lái)的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器之間的實(shí)際延時(shí)，并根據(jù)該實(shí)際延時(shí)發(fā)出讀取數(shù)據(jù)的指示， 從而可以在不增加內(nèi)部存儲(chǔ)器大小的同時(shí)保證由內(nèi)部存儲(chǔ)器讀取到位于內(nèi)部存儲(chǔ)器的第一個(gè)有效數(shù)據(jù)；此外，定時(shí)模塊將根據(jù)該數(shù)據(jù)讀取指示做出的定時(shí)指示向其它功能器件發(fā)送，以保證其它功能器件能夠同時(shí)獲取由該內(nèi)部存儲(chǔ)器讀取的數(shù)據(jù)，從而保證幀信號(hào)同步， 滿足算法要求，保證單板系統(tǒng)正常工作。實(shí)施例三在本實(shí)施例中，以單板系統(tǒng)為例，ASIC (Application Specific IntegratedCircuit,專用集成電路)芯片由FPGA接收數(shù)據(jù)，ASIC芯片與FPGA屬于兩個(gè)不同的系統(tǒng)，ASIC芯片無(wú)法精確確定與FPGA之間的延時(shí)。與實(shí)施例二不同的是，在本實(shí)施例中，單板系統(tǒng)的內(nèi)部寄存器中預(yù)先存儲(chǔ)有默認(rèn)時(shí)間延遲值，ASIC定時(shí)模塊與該內(nèi)部寄存器連接。如圖3所示，所述數(shù)據(jù)讀取方法包括301-303、與步驟201-203相同，在此不再贅述。304、將所述實(shí)際時(shí)間延遲值寫入內(nèi)部寄存器中。其中，在單板系統(tǒng)的內(nèi)部寄存器中預(yù)先存儲(chǔ)有默認(rèn)時(shí)間延遲值，ASIC定時(shí)模塊與該內(nèi)部寄存器連接。305, ASIC芯片的內(nèi)部CPU將所述實(shí)際時(shí)間延遲值通知所述ASIC定時(shí)模塊。306、ASIC芯片的內(nèi)部CPU比較所述實(shí)際時(shí)間延遲值與內(nèi)部寄存器中的默認(rèn)時(shí)間延遲值之間的大小，若所述實(shí)際時(shí)間延遲值與所述默認(rèn)時(shí)間延遲值之間的差值不超過(guò)預(yù)定量，執(zhí)行步驟307 ；若所述實(shí)際時(shí)間延遲值與所述默認(rèn)時(shí)間延遲值之間的差值超過(guò)預(yù)定量， 執(zhí)行步驟308。307、接收ASIC定時(shí)模塊根據(jù)所述默認(rèn)時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示，執(zhí)行步驟 310。具體地，當(dāng)所述ASIC定時(shí)模塊的計(jì)時(shí)值等于所述默認(rèn)時(shí)間延遲值時(shí)，ASIC定時(shí)模塊發(fā)出數(shù)據(jù)讀取指示。308、將內(nèi)部寄存器中的默認(rèn)時(shí)間延遲值替換為所述實(shí)際時(shí)間延遲值，將所述實(shí)際時(shí)間延遲值通知所述ASIC定時(shí)模塊。309、接收ASIC定時(shí)模塊根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示，執(zhí)行步驟 310。具體地，當(dāng)ASIC定時(shí)模塊的計(jì)時(shí)值介于所述實(shí)際時(shí)間延遲值-預(yù)定量與所述實(shí)際時(shí)間延遲值+預(yù)定量之間時(shí)，ASIC定時(shí)模塊發(fā)出數(shù)據(jù)讀取指示，其中，所述預(yù)定量由系統(tǒng)設(shè)定。優(yōu)選地，當(dāng)ASIC定時(shí)模塊的計(jì)時(shí)值等于所述實(shí)際時(shí)間延遲值時(shí)，ASIC定時(shí)模塊發(fā)出數(shù)據(jù)讀取指示。310、根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器中讀取FPGA發(fā)送來(lái)的數(shù)據(jù)。311、將由所述內(nèi)部存儲(chǔ)器讀取的數(shù)據(jù)同步地向其它功能器件發(fā)送。其中，定時(shí)模塊根據(jù)該數(shù)據(jù)讀取指示做出定時(shí)指示，并將該定時(shí)指示向其它功能器件發(fā)送，其它功能器件根據(jù)該定時(shí)指示同時(shí)接收由所述內(nèi)部存儲(chǔ)器中讀取的數(shù)據(jù)，從而可以保證幀信號(hào)同步，滿足算法要求，保證單板系統(tǒng)正常工作。當(dāng)然，本發(fā)明實(shí)施例不僅限于一個(gè)ASIC芯片和一個(gè)FPGA的情況，對(duì)于有多個(gè)數(shù)據(jù)輸入端和多個(gè)數(shù)據(jù)接收端的情況同樣適用。本發(fā)明實(shí)施例數(shù)據(jù)讀取方法，當(dāng)接收到定時(shí)模塊發(fā)送來(lái)的同步信號(hào)時(shí)，開(kāi)始計(jì)時(shí)， 將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，將該實(shí)際時(shí)間延遲值與默認(rèn)時(shí)間延遲值進(jìn)行比較，接收定時(shí)模塊根據(jù)所述實(shí)際時(shí)間延遲值或者默認(rèn)時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示，并從內(nèi)部存儲(chǔ)器中讀取數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本發(fā)明能夠精確地獲取接收到同步信號(hào)與將數(shù)據(jù)輸入端發(fā)送來(lái)的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器之間的實(shí)際延時(shí)，并根據(jù)該實(shí)際延時(shí)發(fā)出讀取數(shù)據(jù)的指示，從而可以在不增加內(nèi)部存儲(chǔ)器大小的同時(shí)保證由內(nèi)部存儲(chǔ)器讀取到位于內(nèi)部存儲(chǔ)器的第一個(gè)有效數(shù)據(jù)；此外，定時(shí)模塊將根據(jù)該數(shù)據(jù)讀取指示做出的定時(shí)指示向其它功能器件發(fā)送，以保證其它功能器件能夠同時(shí)獲取由該內(nèi)部存儲(chǔ)器讀取的數(shù)據(jù)，從而保證幀信號(hào)同步，滿足算法要求，保證單板系統(tǒng)正常工作。實(shí)施例四本實(shí)施例提供一種數(shù)據(jù)讀取裝置，如圖4所示，所述裝置40包括獲取模塊401，用于將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器41時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，所述計(jì)時(shí)值從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，所述同步信號(hào)根據(jù)基準(zhǔn)同步信號(hào)得到，所述基準(zhǔn)同步信號(hào)與所述數(shù)據(jù)輸入端接收到的基準(zhǔn)同步信號(hào)同時(shí)得到，其中，在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入所述內(nèi)部存儲(chǔ)器41的數(shù)據(jù)總量小于所述內(nèi)部存儲(chǔ)器41的容量；接收模塊402，用于接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示；讀取模塊403，用于根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器41中讀取所述數(shù)據(jù)輸入端發(fā)送來(lái)的數(shù)據(jù)。本發(fā)明實(shí)施例數(shù)據(jù)讀取裝置，當(dāng)接收到的同步信號(hào)時(shí)，開(kāi)始計(jì)時(shí)，將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，接收根據(jù)該實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示，并從內(nèi)部存儲(chǔ)器中讀取數(shù)據(jù)。與現(xiàn)有技術(shù)
8相比，本發(fā)明能夠精確地獲取接收到同步信號(hào)與將數(shù)據(jù)輸入端發(fā)送來(lái)的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器之間的實(shí)際延時(shí)，并根據(jù)該實(shí)際延時(shí)發(fā)出讀取數(shù)據(jù)的指示，從而可以在不增加內(nèi)部存儲(chǔ)器大小的同時(shí)保證由內(nèi)部存儲(chǔ)器讀取到位于內(nèi)部存儲(chǔ)器的第一個(gè)有效數(shù)據(jù)。實(shí)施例五如圖5、圖6所示，所述數(shù)據(jù)讀取裝置50，包括獲取模塊501，用于將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器51時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，所述計(jì)時(shí)值從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，所述同步信號(hào)根據(jù)基準(zhǔn)同步信號(hào)得到，所述基準(zhǔn)同步信號(hào)與所述數(shù)據(jù)輸入端接收到的基準(zhǔn)同步信號(hào)同時(shí)得到，其中，在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入所述內(nèi)部存儲(chǔ)器51的數(shù)據(jù)總量小于所述內(nèi)部存儲(chǔ)器51的容量；其中，所述同步信號(hào)由定時(shí)模塊52根據(jù)接收到的基準(zhǔn)同步信號(hào)得到，定時(shí)模塊52 與數(shù)據(jù)輸入端同時(shí)接收到所述基準(zhǔn)同步信號(hào)，定時(shí)模塊52對(duì)該基準(zhǔn)同步信號(hào)進(jìn)行一定處理后得到該同步信號(hào)，將該同步信號(hào)向數(shù)據(jù)讀取裝置發(fā)送，同時(shí)，定時(shí)模塊52開(kāi)始計(jì)時(shí)。其中，所述預(yù)定時(shí)長(zhǎng)根據(jù)向內(nèi)部存儲(chǔ)器51寫入數(shù)據(jù)的速率以及該內(nèi)部存儲(chǔ)器51 的大小而設(shè)置，以保證在該預(yù)定時(shí)長(zhǎng)內(nèi)，寫入該內(nèi)部存儲(chǔ)器51的數(shù)據(jù)總量小于該內(nèi)部存儲(chǔ)器51的容量。接收模塊502，用于接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示；讀取模塊503，用于根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器51中讀取所述數(shù)據(jù)輸入端發(fā)送來(lái)的數(shù)據(jù)。進(jìn)一步的，所述獲取模塊501可以包括計(jì)時(shí)單元5011，用于從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，獲得來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器51時(shí)的計(jì)時(shí)值；計(jì)算單元5012，用于將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器51時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，計(jì)算實(shí)際時(shí)間延遲值。可選地，在單板系統(tǒng)的內(nèi)部寄存器中預(yù)先存儲(chǔ)有默認(rèn)時(shí)間延遲值，所述定時(shí)模塊 52與該內(nèi)部寄存器連接，如圖5所示，所述接收模塊502可以包括第一通知單元5021，用于將所述實(shí)際時(shí)間延遲值通知所述定時(shí)模塊52 ；第一接收單元5022，用于接收所述定時(shí)模塊52根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示。具體地，當(dāng)定時(shí)模塊52的計(jì)時(shí)值介于所述實(shí)際時(shí)間延遲值-預(yù)定量與所述實(shí)際時(shí)間延遲值+預(yù)定量之間時(shí)，定時(shí)模塊52發(fā)出數(shù)據(jù)讀取指示，其中，所述預(yù)定量由系統(tǒng)設(shè)定。 優(yōu)選地，當(dāng)定時(shí)模塊52的計(jì)時(shí)值等于所述實(shí)際時(shí)間延遲值時(shí)，定時(shí)模塊52發(fā)出數(shù)據(jù)讀取指示?？蛇x地，在單板系統(tǒng)的內(nèi)部寄存器中預(yù)先存儲(chǔ)有默認(rèn)時(shí)間延遲值，所述定時(shí)模塊 52與該內(nèi)部寄存器連接，如圖6所示，所述接收模塊502可以包括比較單元5023，用于比較所述實(shí)際時(shí)間延遲值與所述定時(shí)模塊52中設(shè)置的默認(rèn)時(shí)間延遲值之間的大??；第二接收單元50M，用于當(dāng)所述實(shí)際時(shí)間延遲值與所述默認(rèn)時(shí)間延遲值之間的差值不超過(guò)預(yù)定量時(shí)，接收定時(shí)模塊52根據(jù)所述默認(rèn)時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示；
具體地，當(dāng)定時(shí)模塊52的計(jì)時(shí)值等于所述默認(rèn)時(shí)間延遲值時(shí)，定時(shí)模塊52發(fā)出數(shù)據(jù)讀取指示。第二通知單元5025，用于當(dāng)所述實(shí)際時(shí)間延遲值與所述默認(rèn)時(shí)間延遲值之間的差值超過(guò)預(yù)定量時(shí)，將所述實(shí)際時(shí)間延遲值通知所述定時(shí)模塊52 ；第三接收單元50 ,用于接收定時(shí)模塊52根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示。具體地，當(dāng)定時(shí)模塊52的計(jì)時(shí)值介于所述實(shí)際時(shí)間延遲值-預(yù)定量與所述實(shí)際時(shí)間延遲值+預(yù)定量之間時(shí)，定時(shí)模塊52發(fā)出數(shù)據(jù)讀取指示，其中，所述預(yù)定量由系統(tǒng)設(shè)定。 優(yōu)選地，當(dāng)定時(shí)模塊52的計(jì)時(shí)值等于所述實(shí)際時(shí)間延遲值時(shí)，定時(shí)模塊52發(fā)出數(shù)據(jù)讀取指
7J\ ο進(jìn)一步地，如圖5、圖6所示，所述裝置50還可以包括發(fā)送模塊504，用于根據(jù)所述定時(shí)模塊52發(fā)出的定時(shí)指示，將讀取模塊503由所述內(nèi)部存儲(chǔ)器51讀取的數(shù)據(jù)同步地向其它功能器件53發(fā)送，所述定時(shí)指示由所述定時(shí)模塊 52根據(jù)所述數(shù)據(jù)讀取指示發(fā)出。其中，定時(shí)模塊52根據(jù)所述數(shù)據(jù)讀取指示做出定時(shí)指示，定時(shí)模塊52同時(shí)將定時(shí)指示向其它功能器件53發(fā)送，其它功能器件53根據(jù)該定時(shí)指示，同時(shí)接收發(fā)送模塊504發(fā)送的數(shù)據(jù)，從而可以保證幀信號(hào)同步，滿足算法要求，保證單板系統(tǒng)正常工作。本發(fā)明實(shí)施例數(shù)據(jù)讀取裝置，當(dāng)接收到定時(shí)模塊發(fā)送來(lái)的同步信號(hào)時(shí)，開(kāi)始計(jì)時(shí)， 將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，接收根據(jù)該實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示，并從內(nèi)部存儲(chǔ)器中讀取數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本發(fā)明能夠精確地獲取接收到同步信號(hào)與將數(shù)據(jù)輸入端發(fā)送來(lái)的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器之間的實(shí)際延時(shí)，并根據(jù)該實(shí)際延時(shí)發(fā)出讀取數(shù)據(jù)的指示， 從而可以在不增加內(nèi)部存儲(chǔ)器大小的同時(shí)保證由內(nèi)部存儲(chǔ)器讀取到位于內(nèi)部存儲(chǔ)器的第一個(gè)有效數(shù)據(jù)；此外，定時(shí)模塊將根據(jù)該數(shù)據(jù)讀取指示做出的定時(shí)指示向其它功能器件發(fā)送，以保證其它功能器件能夠同時(shí)獲取由該內(nèi)部存儲(chǔ)器讀取的數(shù)據(jù)，從而保證幀信號(hào)同步， 滿足算法要求，保證單板系統(tǒng)正常工作。本發(fā)明實(shí)施例提供的數(shù)據(jù)讀取裝置可以實(shí)現(xiàn)上述提供的方法實(shí)施例。本發(fā)明實(shí)施例提供的數(shù)據(jù)讀取方法及裝置可以適用于數(shù)據(jù)的跨系統(tǒng)傳輸，但不僅限于此。本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分流程，是可以通過(guò)計(jì)算機(jī)程序來(lái)指令相關(guān)的硬件來(lái)完成，所述的程序可存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，該程序在執(zhí)行時(shí)，可包括如上述各方法的實(shí)施例的流程。其中，所述的存儲(chǔ)介質(zhì)可為磁碟、光盤、只讀存儲(chǔ)記憶體(Read-Only Memory, ROM)或隨機(jī)存儲(chǔ)記憶體(Random Access Memory, RAM)等。以上所述，僅為本發(fā)明的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種數(shù)據(jù)讀取方法，其特征在于，包括將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，所述計(jì)時(shí)值從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，所述同步信號(hào)根據(jù)基準(zhǔn)同步信號(hào)得到，所述基準(zhǔn)同步信號(hào)與所述數(shù)據(jù)輸入端接收到的基準(zhǔn)同步信號(hào)同時(shí)得到，其中，在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入所述內(nèi)部存儲(chǔ)器的數(shù)據(jù)總量小于所述內(nèi)部存儲(chǔ)器的容量； 接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示；根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器中讀取所述數(shù)據(jù)輸入端發(fā)送來(lái)的數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示包括將所述實(shí)際時(shí)間延遲值通知定時(shí)模塊；接收所述定時(shí)模塊根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示包括比較所述實(shí)際時(shí)間延遲值與定時(shí)模塊中設(shè)置的默認(rèn)時(shí)間延遲值之間的大??； 若所述實(shí)際時(shí)間延遲值與所述默認(rèn)時(shí)間延遲值之間的差值不超過(guò)預(yù)定量，接收定時(shí)模塊根據(jù)所述默認(rèn)時(shí)間延遲值發(fā)出的數(shù)據(jù)讀取指示；若所述實(shí)際時(shí)間延遲值與所述默認(rèn)時(shí)間延遲值之間的差值超過(guò)預(yù)定量，將所述實(shí)際時(shí)間延遲值通知所述定時(shí)模塊；接收定時(shí)模塊根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示。
4.根據(jù)權(quán)利要求2或3所述的方法，其特征在于，在所述根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器中讀取所述數(shù)據(jù)輸入端發(fā)送來(lái)的數(shù)據(jù)之后，所述方法還包括根據(jù)所述定時(shí)模塊發(fā)出的定時(shí)指示，將由所述內(nèi)部存儲(chǔ)器讀取的數(shù)據(jù)同步地向其它功能器件發(fā)送，所述定時(shí)指示由所述定時(shí)模塊根據(jù)所述數(shù)據(jù)讀取指示發(fā)出。
5.一種數(shù)據(jù)讀取裝置，其特征在于，包括獲取模塊，用于將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，所述計(jì)時(shí)值從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，所述同步信號(hào)根據(jù)基準(zhǔn)同步信號(hào)得到，所述基準(zhǔn)同步信號(hào)與所述數(shù)據(jù)輸入端接收到的基準(zhǔn)同步信號(hào)同時(shí)得到，其中，在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入所述內(nèi)部存儲(chǔ)器的數(shù)據(jù)總量小于所述內(nèi)部存儲(chǔ)器的容量；接收模塊，用于接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示； 讀取模塊，用于根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器中讀取所述數(shù)據(jù)輸入端發(fā)送來(lái)的數(shù)據(jù)。
6.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述獲取模塊包括計(jì)時(shí)單元，用于從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，獲得來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值；計(jì)算單元，用于將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，計(jì)算實(shí)際時(shí)間延遲值。
7.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述接收模塊包括 第一通知單元，用于將所述實(shí)際時(shí)間延遲值通知定時(shí)模塊；第一接收單元，用于接收所述定時(shí)模塊根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指7J\ ο
8.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述接收模塊包括比較單元，用于比較所述實(shí)際時(shí)間延遲值與定時(shí)模塊中設(shè)置的默認(rèn)時(shí)間延遲值之間的大小；第二接收單元，用于當(dāng)所述實(shí)際時(shí)間延遲值與所述默認(rèn)時(shí)間延遲值之間的差值不超過(guò)預(yù)定量時(shí)，接收定時(shí)模塊根據(jù)所述默認(rèn)時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示；第二通知單元，用于當(dāng)所述實(shí)際時(shí)間延遲值與所述默認(rèn)時(shí)間延遲值之間的差值超過(guò)預(yù)定量時(shí)，將所述實(shí)際時(shí)間延遲值通知所述定時(shí)模塊；第三接收單元，用于接收定時(shí)模塊根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示。
9.根據(jù)權(quán)利要求5、6或7所述的裝置，其特征在于，所述裝置還包括發(fā)送模塊，用于根據(jù)所述定時(shí)模塊發(fā)出的定時(shí)指示，將由所述內(nèi)部存儲(chǔ)器讀取的數(shù)據(jù)同步地向其它功能器件發(fā)送，所述定時(shí)指示由所述定時(shí)模塊根據(jù)所述數(shù)據(jù)讀取指示發(fā)出。
全文摘要
本發(fā)明實(shí)施例公開(kāi)了一種數(shù)據(jù)讀取方法及裝置，所述方法包括將來(lái)自數(shù)據(jù)輸入端的第一個(gè)有效數(shù)據(jù)寫入內(nèi)部存儲(chǔ)器時(shí)的計(jì)時(shí)值加上預(yù)定時(shí)長(zhǎng)，獲取實(shí)際時(shí)間延遲值，所述計(jì)時(shí)值從接收到同步信號(hào)時(shí)開(kāi)始計(jì)時(shí)，所述同步信號(hào)根據(jù)基準(zhǔn)同步信號(hào)得到，所述基準(zhǔn)同步信號(hào)與所述數(shù)據(jù)輸入端接收到的基準(zhǔn)同步信號(hào)同時(shí)得到，其中，在所述預(yù)定時(shí)長(zhǎng)內(nèi)，寫入所述內(nèi)部存儲(chǔ)器的數(shù)據(jù)總量小于所述內(nèi)部存儲(chǔ)器的容量；接收根據(jù)所述實(shí)際時(shí)間延遲值發(fā)送的數(shù)據(jù)讀取指示；根據(jù)所述數(shù)據(jù)讀取指示，從所述內(nèi)部存儲(chǔ)器中讀取所述數(shù)據(jù)輸入端發(fā)送來(lái)的數(shù)據(jù)。本發(fā)明適用于數(shù)據(jù)的跨系統(tǒng)傳輸。
文檔編號(hào)G06F9/30GK102193774SQ20101011769
公開(kāi)日2011年9月21日 申請(qǐng)日期2010年3月4日 優(yōu)先權(quán)日2010年3月4日
發(fā)明者何穎天, 彭召, 王小璐 申請(qǐng)人:華為技術(shù)有限公司