專利名稱：苛刻環(huán)境抗輻照高速通信芯片ip核中的接收模塊的制作方法
技術(shù)領(lǐng)域：
苛刻環(huán)境抗輻照高速通信芯片I P核中的接收模塊
(一) 技術(shù)領(lǐng)域 本實用新型涉及一種苛刻環(huán)境抗輻照高速通信芯片IP核中的接收模塊，該接收 模塊對DS信號(Din和Sin)進行編碼來產(chǎn)生一個被傳送到主機系統(tǒng)的常字符。屬于通信 技術(shù)領(lǐng)域。
(二) 背景技術(shù) 苛刻環(huán)境嵌入式系統(tǒng)一般是指可以裝載在衛(wèi)星、飛機或地面上(野外露天、礦井
等苛刻或危險環(huán)境)的無人值守監(jiān)測控制系統(tǒng)，它具有對待測目標的參數(shù)進行長時間連續(xù)
監(jiān)測或周期監(jiān)測的功能，用以實時獲得待測目標空間、時間和頻譜的動態(tài)變化信息，獲取待
測量的統(tǒng)計分布和預(yù)測其突變的幾率，控制系統(tǒng)還會根據(jù)測量結(jié)果對系統(tǒng)實施相應(yīng)的控
制。為了適應(yīng)苛刻環(huán)境下的工作條件，這些系統(tǒng)一般都是結(jié)構(gòu)可重組和故障可檢測的、可容
錯的綜合系統(tǒng)，與一般嵌入式系統(tǒng)相比具有更高的可靠性與故障容錯性。 在空間科學(xué)探測、礦山安全監(jiān)測、無人區(qū)監(jiān)測、環(huán)境污染監(jiān)測等自然災(zāi)害的預(yù)警
系統(tǒng)中，由于被測環(huán)境中存在較強的電磁干擾(雷電等強電磁干擾)、輻射、單粒子事件
(SEU)，所以，使用基于計算機的數(shù)據(jù)采集系統(tǒng)來完成監(jiān)測任務(wù)是相當危險和不可靠的，而
且系統(tǒng)的布控也難以實現(xiàn)。因此，研究苛刻環(huán)境嵌入式系統(tǒng)已經(jīng)成為當務(wù)之急。 如果能夠?qū)⒖馆椪崭咚偻ㄐ判酒璧娜亢诵碾娐?例如微處理器，抗輻照高
速通信IP (Intellectual Property,知識產(chǎn)權(quán))核模塊、各種控制器與通信接口等)放在同
一芯片上，就可以大幅縮小整個系統(tǒng)所占的面積，同時還會減少外圍驅(qū)動接口單元及電路
板間的信號傳遞，加快微處理器數(shù)據(jù)處理的速度，內(nèi)嵌的線路還可以避免外部電路板上信
號傳遞所造成的系統(tǒng)干擾。 目前國內(nèi)外僅有少數(shù)幾個集成電路企業(yè)設(shè)計和生產(chǎn)抗干擾通信芯片，可以歸納為 以下幾個特點 參大部分芯片在功能上以全定制的ASIC(Application Specificlntegrated Circuit)芯片為主，速率較低，一般在1Mbps量級。因而SOC(System On Chip)單芯片、高 速率的設(shè)計是通信芯片的一個研究熱點。 參國外也正在研制抗輻照高速通信SOC單芯片，但片內(nèi)集成的是單片機，由于單
片機是IP(Intelligent Propriety)硬核，體系結(jié)構(gòu)不可變，因此這種解決方案的靈活性 差，價格高。 參國內(nèi)也朝SOC單芯片方向發(fā)展，目前還沒有形成產(chǎn)品，也沒有投入使用。 其中，S0C，即為System On Chip :片上系統(tǒng)(系統(tǒng)級芯片)，一種結(jié)合了許多功能 模塊和微處理器核心的單芯片電路系統(tǒng)。是一種在結(jié)構(gòu)上以嵌入式系統(tǒng)結(jié)構(gòu)為基礎(chǔ)，集軟 硬件與一體的系統(tǒng)級芯片。 而SOPC，即為System On Programmable Chip :片上可編程系統(tǒng)，或者說是基于大 規(guī)模FPGA(Field Programmable Gate Array,即現(xiàn)場可編程門陣列)解決方案的S0C。它 是現(xiàn)代計算機輔助技術(shù)、EDA (Electronic DesignAutomation，電子設(shè)計自動化)技術(shù)和大規(guī)模集成電路技術(shù)高度發(fā)展的產(chǎn)物。S0PC技術(shù)的目標就是試圖將盡可能大而完善的電子系 統(tǒng)，包括嵌入式處理器系統(tǒng)、接口系統(tǒng)、硬件協(xié)處理器或加速器系統(tǒng)、DSP系統(tǒng)、存儲電路以 及數(shù)字系統(tǒng)等，在單一的FPGA中實現(xiàn)，使得所設(shè)計的電路系統(tǒng)在其規(guī)模、可靠性、體積、功 耗、功能、性能指標、上市周期、開發(fā)成本、產(chǎn)品維護及其硬件升級等方面實現(xiàn)最優(yōu)化。 IP核是具有知識產(chǎn)權(quán)的集成電路芯核的簡稱，其作用是把一組擁有知識產(chǎn)權(quán)的電 路設(shè)計集合在一起，構(gòu)成芯片的基本單位，以供設(shè)計時搭積木之用。其實可以把IP核理解 為一顆ASIC，以前是ASIC做好以后供人家在PCB上使用，現(xiàn)在是IP核做好以后讓人家集成 在更大的芯片里使用。 在抗干擾的通信芯片中，接收模塊是必不可少的模塊之一，負責(zé)接收通信中的信 號和數(shù)據(jù)，將直接關(guān)系到通信過程能否順利進行。
(三)實用新型內(nèi)容 本實用新型的目的在于提供一種苛刻環(huán)境抗輻照高速通信芯片IP核中的接收 模塊，該模塊對DS信號(Din和Sin)進行編碼來產(chǎn)生一個被傳送到主機系統(tǒng)的常字符 N-Char(包括數(shù)據(jù)字符Data、包結(jié)束標志E0P、包錯誤結(jié)束標志EEP)的序列，它也接收 NULL, FCT字符。同時，它也負責(zé)對奇偶錯誤的檢測。 本實用新型一種苛刻環(huán)境抗輻照高速通信芯片IP核中的接收模塊，該接收模 塊包括4個子模塊，分別為輸入分析器(I即utanalyse)模塊、接收控制器(Release— Controller)模塊、同步FIFO(Syn_FIF0)模塊和數(shù)據(jù)分割器(RX_DataSplit)模塊，其結(jié)構(gòu) 如圖l所示。其中，所述的用于對接收到的字符進行分析的輸入分析器模塊與所述的接受 控制器模塊相連；所述的用來控制FIFO讀寫數(shù)據(jù)，檢測FIFO的接收控制器模塊與所述的同 步FIFO模塊相連；所述的用于存儲常字符的同步FIFO模塊進一步與數(shù)據(jù)分割器連接。 其中，輸入分析器模塊對接收到的字符進行分析，產(chǎn)生輸出數(shù)據(jù)的類型和8位并 行的分析數(shù)據(jù)，并發(fā)送給接收控制器模塊。接收控制器模塊根據(jù)接收數(shù)據(jù)的類型及同步 FIFO模塊的滿空狀態(tài)，決定對同步FIFO模塊進行讀寫操作，將FIFO讀使能、FIF0寫使能信 號和輸入的數(shù)據(jù)傳送給FIFO模塊。FIFO模塊在每次讀寫完畢后，將FIFO的滿空狀態(tài)通過 FIFO滿和FIFO空信號傳送給接收控制器模塊。從FIFO中讀出的數(shù)據(jù)送往數(shù)據(jù)分割器模塊 產(chǎn)生8位的數(shù)據(jù)和1位的控制位的輸出。 下面對4個子模塊詳細敘述如下 輸入分析器模塊用來對接收到的字符進行分析，檢測是否收到EOP、EEP等，并將 接收到的串行數(shù)據(jù)轉(zhuǎn)換成8位的并行數(shù)據(jù)。在輸入分析器模塊中，當接收模塊復(fù)位信號有 效時，該輸入分析器模塊被復(fù)位；當接收模塊復(fù)位信號無效時，該輸入分析器模塊被使能。 輸入分析器模塊同時檢測接收到的字符的奇偶位，看是否有奇偶錯誤發(fā)生。在該輸入分析 器模塊中，接收到的"待接收數(shù)據(jù)"(RecData)被分析檢測后，輸出控制信號"接收數(shù)據(jù)類 型"(got)送給接收控制器模塊，以通知接收控制器模塊是否收到E0P、 EEP、 NULL、 FCT。同 時該輸入分析器模塊還向接收控制器模塊輸出8位并行的"分析數(shù)據(jù)"(gotData)。而檢驗 "奇偶錯誤"(Parity Error)的控制信號輸出到苛刻環(huán)境抗輻照高速通信芯片IP核中的另 一模塊——錯誤模塊。 接收控制器模塊用來控制對 (先進先出寄存器)進行讀寫數(shù)據(jù)，檢測FIFO是否已滿，是否又收到數(shù)據(jù)。在接收控制器模塊中，當接收模塊復(fù)位信號有效時，該接收控制 器模塊被復(fù)位；當接收模塊復(fù)位信號無效時，該接收控制器模塊被使能。在該接收控制器模 塊中，來自輸入分析器模塊的"分析數(shù)據(jù)"(gotData)和控制信號"接收數(shù)據(jù)類型"(got)作 為輸入信號，控制該接收控制器模塊輸出數(shù)據(jù)"FIFO輸入數(shù)"(FIF(U)ata)的產(chǎn)生。而來自 同步FIF0模塊的"FIF0空"(FIF0—Empty)和"FIFO滿"(FIF0—Fu11)信號也是接收控制器模 塊的輸入信號，這兩個信號負責(zé)通知控制器在FIFO中是否有空間寫入和FIFO是否為空。 經(jīng)過對FIFO_Empty和FIF0_Full這兩個信號的分析，接收控制器模塊發(fā)出控制FIFO讀寫 的控制信號"FIFO寫使能"(FIF0_wr_en)和"FIFO讀使能"(FIF0_rd_en)，對Syn_FIF0模 塊進行寫入操作和讀出操作。同時，輸出信號"超出信譽允許"(More Than Credit Permit) 指示出FIFO是否已滿，并且是否又收到數(shù)據(jù)。 同步FIFO模塊是同步FIFO,用來存儲常字符。在同步FIFO模塊中，當FIFO復(fù)位 信號有效時，該同步FIFO模塊被復(fù)位；當FIFO復(fù)位信號無效時，該Syn_FIFO模塊被使能。 在該同步FIFO模塊中，當控制信號FIFO_wr_en有效時，接收控制器模塊輸出的數(shù)據(jù)FIFO_ Data寫入同步FIFO中；當控制信號FIFO_rd_en有效時，同步FIFO模塊將寄存的數(shù)據(jù)讀出， 數(shù)據(jù)"FIFO輸出數(shù)據(jù)"RX—CargoJN發(fā)送給數(shù)據(jù)分割器模塊。在該同步FIFO模塊中，F(xiàn)IF0— Empty和FIFO_Full輸出給接收控制器模塊作為控制信號，當FIFO_Empty信號有效時，通知 FIFO為空，F(xiàn)IFO中無數(shù)據(jù)可讀；當FIFO_Full有效時，通知FIFO已滿，無法再接收數(shù)據(jù)。 數(shù)據(jù)分割器模塊是數(shù)據(jù)劃分模塊，用來將9位的數(shù)據(jù)劃分為8位的數(shù)據(jù)和1位 的控制位。在該數(shù)據(jù)分割器模塊中，RX—CargoJN信號被分割成兩個部分，"接收器輸出數(shù) 據(jù)"(RX_Data)是新生成的8位數(shù)據(jù)，而RX_Contr0l_Flag是控制位信號。 本實用新型一種苛刻環(huán)境抗輻照高速通信芯片IP核中的接收模塊，其優(yōu)點及功 效在于本實用新型的接收模塊，作為苛刻環(huán)境抗輻照高速通信芯片IP核中必不可少的模 塊之一，要負責(zé)接收通信中的信號和數(shù)據(jù)，以保證通信過程的順利進行；該模塊在對不同的 數(shù)據(jù)進行接收的過程中，能夠區(qū)分各種不通數(shù)據(jù)信號的類型，并針對不同類型的數(shù)據(jù)進行 相應(yīng)的處理和保存。
(四)
圖1所示為接收模塊結(jié)構(gòu)圖。
具體實施方式

以下結(jié)合附圖和實施例，對本實用新型的技術(shù)方案做進一步闡述。 本實用新型一種基于XILINX FPGA的苛刻環(huán)境抗輻照高速通信SOPC芯片IP核 中的接收模塊。該接收模塊包括4個子模塊，分別為輸入分析器(Inputanalyse)模塊、 接收控制器(Release—Controller)模塊、同步FIF0(Syn_FIF0)模塊和數(shù)據(jù)分割器(RX_ DataSplit)模塊，其結(jié)構(gòu)如圖1所示。 輸入分析器模塊用來對接收到的字符進行分析，檢測是否收到EOP、EEP等，并將 接收到的串行數(shù)據(jù)轉(zhuǎn)換成8位的并行數(shù)據(jù)。輸入分析器模塊同時檢測接收到的字符的奇偶 位，看是否有奇偶錯誤發(fā)生。在輸入分析器模塊中，當RX_Reset為"1 "時，該輸入分析器模 塊被復(fù)位；當RX_Reset為"0"時，該輸入分析器模塊被使能。在該輸入分析器模塊中，接收
5到的數(shù)據(jù)RecData被輸入分析器模塊進行分析檢測，接收到不同的數(shù)據(jù)就輸出不同的控制信號got給接收控制器模塊。如果接收到的數(shù)據(jù)是NULL，則輸出的got為"000"，通知接收控制器模塊接收到的是空字符；如果接收到的數(shù)據(jù)是數(shù)據(jù)字符，則輸出的got為"001"，通知接收控制器模塊接收到的是數(shù)據(jù)字符；如果接收到的數(shù)據(jù)是EEP，則輸出的got為"010"，通知接收控制器模塊接收到的是EEP ;如果接收到的數(shù)據(jù)是EOP，則輸出的got為"Oll"，通知接收控制器模塊接收到的是EOP ;如果接收到的數(shù)據(jù)是FCT，則輸出的got為"100"，通知接收控制器模塊接收到的是FCT。在該輸入分析器模塊中，接收到的8位串行RecData將被轉(zhuǎn)化成8位并行的數(shù)據(jù)gotData輸出到接收控制器模塊。在該輸入分析器模塊中，如果出現(xiàn)奇偶錯誤時，奇偶錯誤信號ParityError輸出"1"通知苛刻環(huán)境抗輻照高速通信芯片IP核中的另一模塊——錯誤模塊產(chǎn)生了奇偶錯誤；如果沒有奇偶錯誤出現(xiàn)，奇偶錯誤信號ParityError輸出為"0，，。 接收控制器模塊用來控制對FIFO (先進先出寄存器)進行讀寫數(shù)據(jù)，檢測FIFO是否已滿，是否又收到數(shù)據(jù)。在接收控制器模塊中，當RX_Reset為"1 "時，該接收控制器模塊被復(fù)位；當RX_Reset為"O"時，該接收控制器模塊被使能。在該接收控制器模塊中，如果控制信號got為"000"，即接收到的為空字符，則FIFO—Data為"001110100";如果控制信號got為"001"，即接收到的為數(shù)據(jù)字符，即將gotDatad的9位數(shù)據(jù)傳遞給FIF0_Data ;如果控制信號got為"010"，即接收到的為EEP，則FIF0_Data為"000000000";如果控制信號got為"011"，即接收到的為EOP，則FIF0_Data為"000000001";如果沒有接收到控制信號got或者控制信號為其他值，全部按接收到無效字符處理。在接收控制器模塊中，如果輸入信號FIF0_Empty為"1 "，則說明FIFO為空，此時不可以對FIFO進行讀操作，F(xiàn)IF0_rd_en為"0"，F(xiàn)IF0的讀使能信號無效；如果輸入信號FIF0—Full為"l"，則說明FIFO已滿，此時FIFO中不能再寫入任何數(shù)據(jù)，F(xiàn)IF0jr—en為"0"， FIFO的寫使能信號無效。在接收控制器模塊中，如果FIFO已滿，且又接收到了新的數(shù)據(jù)，則More Than Credit Permit信號為"1";否貝UMore Than Credit Permit信號為"0"。 同步FIF0模塊是同步FIF0，用來存儲常字符。在同步FIF0模塊中，當FIF0_Reset為"l"時，該同步FIF0模塊被復(fù)位；當FIF0_Reset為"O"時，該Syn_FIF0模塊被使能。在Syn_FIF0模塊中，當FIF0_Wr_en為"1 "時，進行寫操作，接收控制器模塊的輸出數(shù)據(jù)FIF0_Data寫入FIFO中；反之，則不進行寫操作。當FIF0_rd_en為"1 "時，進行讀操作，數(shù)據(jù)RX_Cargo_IN發(fā)送給數(shù)據(jù)分割器模塊；反之，則不進行讀操作。在同步FIFO模塊中，當FIFO為空時，F(xiàn)IF0中無數(shù)據(jù)可讀，F(xiàn)IF0—Empty為"l";當FIFO為非空時，F(xiàn)IF0_Empty為"0"。而當FIFO已滿時，無法接收新數(shù)據(jù)，F(xiàn)IF0—Fu11為"l";當FIF0未滿時，F(xiàn)IF0—Fu11為"0"。 FIF0_Empty和FIF0_Full這兩個信號將輸出到接收控制器模塊作為控制信號。[0028] 數(shù)據(jù)分割器模塊是數(shù)據(jù)劃分模塊，用來將9位的數(shù)據(jù)劃分為8位的數(shù)據(jù)和1位的控制位。在該數(shù)據(jù)分割器模塊中，RX—CargoJN信號被分割成兩個部分，RX_Cargo_IN的低八位傳送給RX_Data，作為新生成的8位數(shù)據(jù)，而RX_Cargo_IN的最高位則傳送給RX_ControlFlag，作為控制位信號。
權(quán)利要求一種苛刻環(huán)境抗輻照高速通信芯片IP核中的接收模塊，該接收模塊包括4個子模塊，分別為輸入分析器模塊、接收控制器模塊、同步FIFO模塊和數(shù)據(jù)分割器模塊，其中，所述的用于對接收到的字符進行分析的輸入分析器模塊與所述的接受控制器模塊相連；所述的用來控制FIFO讀寫數(shù)據(jù)，檢測FIFO的接收控制器模塊與所述的同步FIFO模塊相連；所述的用于存儲常字符的同步FIFO模塊進一步與數(shù)據(jù)分割器連接。
專利摘要本實用新型一種苛刻環(huán)境抗輻照高速通信芯片IP核中的接收模塊，包括4個子模塊，分別為輸入分析器模塊、接收控制器模塊、同步FIFO模塊和數(shù)據(jù)分割器模塊輸入分析器模塊用來對接收到的字符進行分析，檢測是否收到EOP、EEP等，并將接收到的串行數(shù)據(jù)轉(zhuǎn)換成8位的并行數(shù)據(jù)；同時將檢驗“奇偶錯誤”的控制信號輸出到苛刻環(huán)境抗輻照高速通信芯片IP核中的另一模塊——錯誤模塊；接收控制器模塊用來控制對FIFO進行讀寫數(shù)據(jù)，檢測FIFO是否已滿，是否又收到數(shù)據(jù)；同步FIFO模塊是同步FIFO，用來存儲常字符；數(shù)據(jù)分割器模塊是數(shù)據(jù)劃分模塊，用來將9位的數(shù)據(jù)劃分為8位的數(shù)據(jù)和1位的控制位。
文檔編號G06F5/10GK201477581SQ200920172998
公開日2010年5月19日 申請日期2009年8月21日 優(yōu)先權(quán)日2009年8月21日
發(fā)明者萬瑪寧, 關(guān)永, 劉永梅, 尚媛園, 張偉功, 張 杰, 朱虹, 毛春靜, 潘巍, 趙冬生, 陳金強 申請人:首都師范大學(xué)