專利名稱：一種可重構(gòu)i/o芯片的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種I/O芯片，具體是涉及一種可重構(gòu)數(shù)據(jù)流分配器和
可重構(gòu)i/o接口。
背景技術(shù)：
所謂數(shù)字化就是將模擬量離散為"0"與"1"的數(shù)據(jù)流。所謂數(shù)字設(shè)
備就是對(duì)輸入數(shù)據(jù)流進(jìn)行數(shù)字處理以產(chǎn)生所需要的結(jié)果。因而，從數(shù)據(jù)流 的觀點(diǎn)來看，任何數(shù)字設(shè)備都是數(shù)據(jù)流的合成裝置。數(shù)字電視將視頻與音
頻的多維數(shù)據(jù)流合成為圖像與聲音協(xié)調(diào)一致的畫面，數(shù)控機(jī)床將X、 Y、 Z 軸的多維數(shù)據(jù)流合成為運(yùn)動(dòng)軌跡，等等。
對(duì)于多維數(shù)據(jù)流，在每個(gè)時(shí)序點(diǎn)上，如果數(shù)據(jù)流之間的"0""1"信息 是相互依存的，這種耦合關(guān)系稱之為時(shí)序關(guān)聯(lián)性，其"0""1"分布則稱之 為該多維數(shù)據(jù)流在該時(shí)序點(diǎn)的狀態(tài)。相互之間具有時(shí)序關(guān)聯(lián)性的多維數(shù)據(jù) 流稱之為關(guān)聯(lián)數(shù)據(jù)流。上述視頻與音頻的多維數(shù)據(jù)流和X、 Y、 Z軸的多維 數(shù)據(jù)流都是關(guān)聯(lián)數(shù)據(jù)流。
因此，對(duì)于關(guān)聯(lián)數(shù)據(jù)流的控制技術(shù)是一項(xiàng)涉及任何數(shù)字設(shè)備的基本技 術(shù)。在數(shù)字處理過程中，可以在輸入、加工與輸出等不同的子過程中對(duì)關(guān) 聯(lián)數(shù)據(jù)流實(shí)施控制。由于不涉及信息處理過程中因算法復(fù)雜性所產(chǎn)生的非 線性不確定性，在輸入過程中對(duì)關(guān)聯(lián)數(shù)據(jù)流實(shí)施控制的優(yōu)點(diǎn)是顯而易見的。
關(guān)聯(lián)數(shù)據(jù)流的普遍性、嵌入式系統(tǒng)的發(fā)展與可重構(gòu)技術(shù)都要求I/O接口
的可重構(gòu)性，眾多的總線導(dǎo)致現(xiàn)有i/o接口芯片種類繁多，不同的接口標(biāo)準(zhǔn)
產(chǎn)生了許多專用芯片，沒有可重構(gòu)性。其次，現(xiàn)有技術(shù)基于起點(diǎn)同步，均采用同步技術(shù)以實(shí)現(xiàn)數(shù)據(jù)傳輸?shù)钠?點(diǎn)同步，即保證關(guān)聯(lián)數(shù)據(jù)流在同一時(shí)刻"起動(dòng)"。然而，關(guān)聯(lián)數(shù)據(jù)流的本
質(zhì)卻是終點(diǎn)同步即關(guān)聯(lián)數(shù)據(jù)流同時(shí)到達(dá)終點(diǎn)，現(xiàn)有i/o接口芯片采用起點(diǎn)同
步導(dǎo)致關(guān)聯(lián)數(shù)據(jù)流控制復(fù)雜和重構(gòu)困難。 發(fā)明內(nèi)容
本實(shí)用新型要解決的技術(shù)問題是提出一種可重構(gòu)I/O芯片，為關(guān)聯(lián)數(shù)
據(jù)流在不同的總線環(huán)境中的終點(diǎn)同步與動(dòng)態(tài)同步提供可重構(gòu)數(shù)據(jù)流分配器
和可重構(gòu)1/0接口，為數(shù)字設(shè)備中普遍存在的關(guān)聯(lián)數(shù)據(jù)流的終點(diǎn)同步問題提 供一種開放式通用I/O接口器件。
多維關(guān)聯(lián)數(shù)據(jù)流的動(dòng)態(tài)同步涉及下述四個(gè)問題。第一、必須配置大存 儲(chǔ)能力的存儲(chǔ)器和發(fā)送數(shù)據(jù)流的高速管道，保證發(fā)送關(guān)聯(lián)數(shù)據(jù)流的強(qiáng)實(shí)時(shí) 性。第二、每個(gè)數(shù)據(jù)流的發(fā)射速度應(yīng)是可實(shí)時(shí)控制的。第三、實(shí)時(shí)檢測(cè)關(guān)
聯(lián)數(shù)據(jù)流的時(shí)滯，實(shí)時(shí)調(diào)節(jié)關(guān)聯(lián)數(shù)據(jù)流的發(fā)射速度。第四、串行i/o接口應(yīng)
具有可擴(kuò)展、可實(shí)時(shí)編程或可現(xiàn)場(chǎng)編程等性能，以適應(yīng)不同的總線環(huán)境。
本實(shí)用新型采用1個(gè)長(zhǎng)為n位的移位寄存器來發(fā)送/接收串行數(shù)據(jù)。n 個(gè)長(zhǎng)為n位的移位寄存器組成一個(gè)nXn的移位寄存器矩陣，連接一個(gè)n位
輸入/輸出鎖存器，稱之為數(shù)據(jù)流驅(qū)動(dòng)器。
數(shù)據(jù)流驅(qū)動(dòng)器中的n個(gè)移位寄存器是獨(dú)立的，每個(gè)移位寄存器配置1 個(gè)移位操作控制器。每個(gè)移位操作控制器包括1個(gè)比特率寄存器，用于設(shè) 定移位寄存器的移位速度，也就是每次數(shù)據(jù)傳輸操作的比特率；還包括1 個(gè)比特?cái)?shù)寄存器，用于設(shè)定在每次數(shù)據(jù)傳輸操作中移位寄存器的長(zhǎng)度，即 所傳輸數(shù)據(jù)的比特?cái)?shù)；還包括1個(gè)啟動(dòng)定時(shí)器，用于設(shè)定數(shù)據(jù)傳輸操作的 啟動(dòng)；還包括1個(gè)速度定時(shí)器，用于設(shè)定數(shù)據(jù)傳輸操作的速度。每個(gè)移位 寄存器均可左移或右移，相應(yīng)于發(fā)送/接收。由于目前芯片技術(shù)的限制，移位寄存器不能過長(zhǎng)，為此釆用一個(gè)大容
量FIFO緩存器作為數(shù)據(jù)流緩存器，并用專用移位指令將其設(shè)置為若干個(gè)軟 移位寄存器矩陣。FIFO緩存器為空則自動(dòng)啟動(dòng)DMA操作從存儲(chǔ)器取數(shù)據(jù)。 FIFO緩存器為滿則自動(dòng)啟動(dòng)DMA操作將數(shù)據(jù)寫入存儲(chǔ)器。
數(shù)據(jù)流驅(qū)動(dòng)器中的移位寄存器與FIFO緩存器統(tǒng)一編址，稱之為行編 址。在行編址模式下，F(xiàn)IFO緩存器可與數(shù)據(jù)流驅(qū)動(dòng)器中的任意移位寄存器 交換數(shù)據(jù)。
數(shù)據(jù)流驅(qū)動(dòng)器中的移位寄存器還按位編址并與FIFO緩存器統(tǒng)一編址， 稱之為列編址。列編址便于存取多維關(guān)聯(lián)數(shù)據(jù)流的狀態(tài)。發(fā)送時(shí)，數(shù)據(jù)流 驅(qū)動(dòng)器每移位一次，F(xiàn)IFO的專用移位指令則將下一個(gè)數(shù)據(jù)寫入數(shù)據(jù)流驅(qū)動(dòng) 器；接收時(shí)，數(shù)據(jù)流驅(qū)動(dòng)器為滿則FIFO的專用移位指令將數(shù)據(jù)從數(shù)據(jù)流驅(qū) 動(dòng)器寫入FIFO緩存器。
對(duì)用戶而言，每個(gè)數(shù)據(jù)流驅(qū)動(dòng)器包括n個(gè)M級(jí)甚至G級(jí)的海量移位寄 存器，也就是說，數(shù)據(jù)流驅(qū)動(dòng)器是一個(gè)n隊(duì)列的海量數(shù)據(jù)流驅(qū)動(dòng)器。
數(shù)據(jù)流驅(qū)動(dòng)器中的輸入/輸出鎖存器通過可編程邏輯陣列(FPGA)構(gòu)建
的交叉開關(guān)(Crossbar)與I/0端口連接。
l個(gè)功能寄存器，包括移位操作控制器及其他寄存器，用于設(shè)置i/o接 口參數(shù)。FIFO緩存器、數(shù)據(jù)流驅(qū)動(dòng)器和功能寄存器統(tǒng)一編址，所述數(shù)據(jù)流 驅(qū)動(dòng)器還按列編址。為使I/0接口具有通用性與良好的擴(kuò)展性，采用FPGA 實(shí)現(xiàn)上述功能及其他輔助功能所需要的組合邏輯和時(shí)序邏輯，且留有一定 容量的FPGA供用戶使用。
為此，本實(shí)用新型提出的技術(shù)方案是這種可重構(gòu)I/0芯片包括微程 序控制器；與微程序控制器連接的數(shù)據(jù)流緩存器；與數(shù)據(jù)流緩存器連接的 數(shù)據(jù)流驅(qū)動(dòng)器，所述數(shù)據(jù)流驅(qū)動(dòng)器包括多個(gè)獨(dú)立的移位寄存器；與微程序 控制器和數(shù)據(jù)流驅(qū)動(dòng)器連接的功能寄存器，所述功能寄存器包括用于設(shè)定 相應(yīng)的移位寄存器在每次數(shù)據(jù)傳輸操作中的比特率、比特?cái)?shù)、以及以給的啟動(dòng)時(shí)間與操作速度啟動(dòng)相應(yīng)的移位寄存器進(jìn)行數(shù)據(jù)傳輸操作的移位操
作控制器；與數(shù)據(jù)流驅(qū)動(dòng)器連接的I/0端U;所述FIFO緩存器、數(shù)據(jù)流驅(qū) 動(dòng)器和功能寄存器統(tǒng)一編址。
進(jìn)一步地，還包括與微程序控制器和數(shù)據(jù)流驅(qū)動(dòng)器連接的交叉開關(guān);I/O 端口與交叉開關(guān)連接。
進(jìn)一步地，所述數(shù)據(jù)流驅(qū)動(dòng)器還按列編址。
所述數(shù)據(jù)流驅(qū)動(dòng)器包括n個(gè)n位的移位寄存器構(gòu)成的矩陣和一個(gè)n位 輸入/輸出鎖存器，其中的每個(gè)移位寄存器都是獨(dú)立的；所述數(shù)據(jù)流驅(qū)動(dòng)器 可擴(kuò)充為m個(gè)；所述FIFO緩存器相應(yīng)地劃分為m個(gè)區(qū)，每個(gè)區(qū)設(shè)置專用 移位指令，構(gòu)成m個(gè)nXn的軟移位寄存器矩陣，1個(gè)連接寄存器用來設(shè)定 FIFO緩存器與哪個(gè)數(shù)據(jù)流驅(qū)動(dòng)器連接。
進(jìn)一步的，上述可重構(gòu)I/0芯片中，所述移位操作控制器包括用于設(shè) 定相應(yīng)的移位寄存器在每次數(shù)據(jù)傳輸操作中的比特率的比特率寄存器；用 于設(shè)定相應(yīng)的移位寄存器在每次數(shù)據(jù)傳輸操作中的比特?cái)?shù)的比特?cái)?shù)寄存 器；用于啟動(dòng)相應(yīng)的移位寄存器的數(shù)據(jù)傳輸操作的啟動(dòng)定時(shí)器；用于設(shè)定 相應(yīng)的移位寄存器的數(shù)據(jù)傳輸操作的速度的速度定時(shí)器。
所述功能寄存器還包括n個(gè)用于設(shè)定相應(yīng)的移位寄存器中數(shù)據(jù)流的循 環(huán)發(fā)送次數(shù)的循環(huán)寄存器。
所述功能寄存器還包括1個(gè)用于設(shè)定相應(yīng)的移位寄存器的左移/右移的 收發(fā)寄存器。
所述功能寄存器還包括1個(gè)用于設(shè)定相應(yīng)的移位寄存器的激活/休眠狀 態(tài)的狀態(tài)寄存器。
所述功能寄存器還包括1個(gè)用于FIFO緩存器連接m個(gè)數(shù)據(jù)流驅(qū)動(dòng)器 的連接寄存器。用于設(shè)定數(shù)據(jù)流驅(qū)動(dòng)器的編址模式的編址 寄存器。
所述數(shù)據(jù)流驅(qū)動(dòng)器的輸入和輸出通過FPGA構(gòu)建的交叉開關(guān)與I/O端 口連接。
本實(shí)用新型與現(xiàn)有技術(shù)對(duì)比所具有的有益效果是
1. 本實(shí)用新型的可重構(gòu)i/o芯片中，每個(gè)數(shù)據(jù)流驅(qū)動(dòng)器包括多個(gè)獨(dú)立
的移位寄存器，通過功能寄存器的設(shè)定，對(duì)于每個(gè)數(shù)據(jù)流，可以控制其輸 入、輸出數(shù)據(jù)的方式、方向、時(shí)間、速度等，從而為關(guān)聯(lián)數(shù)據(jù)流的終點(diǎn)同
步提供了標(biāo)準(zhǔn)化i/o接口，其控制簡(jiǎn)單、實(shí)時(shí)性強(qiáng)。
2. 本實(shí)用新型的可重構(gòu)I/O芯片采用FPGA技術(shù)構(gòu)建的交叉開關(guān)連接
數(shù)據(jù)流驅(qū)動(dòng)器與I/0端口，采用各種功能寄存器設(shè)定i/o接口參數(shù)，具有良
好的可重構(gòu)性。只須簡(jiǎn)單地運(yùn)行重構(gòu)程序?qū)/O接口進(jìn)行實(shí)時(shí)編程和設(shè)置，
便可實(shí)現(xiàn)i/o接口的重構(gòu)，以適應(yīng)不同的總線環(huán)境。
3. 本實(shí)用新型的可重構(gòu)I/O芯片配置了 4個(gè)數(shù)據(jù)流驅(qū)動(dòng)器和軟移位寄 存器矩陣，構(gòu)成可實(shí)時(shí)編程的64路海量超高速串行或串并混合的數(shù)據(jù)流分 配器。


圖1是具體實(shí)施方式
一的功能模塊圖； 圖2是具體實(shí)施方式
二的功能模塊圖。
具體實(shí)施方式
具體實(shí)施方式
一
如圖1所示，可重構(gòu)I/O芯片包括微程序控制器1、與微程序控制器1 連接的FIFO緩存器3、與FIFO緩存器3連接的數(shù)據(jù)流驅(qū)動(dòng)器4、與微程序控制器1和數(shù)據(jù)流驅(qū)動(dòng)器4連接的功能寄存器2、與微程序控制器1和數(shù)據(jù)
流驅(qū)動(dòng)器4連接的交叉開關(guān)5、與交叉開關(guān)5連接的I/0端口 6。
數(shù)據(jù)流驅(qū)動(dòng)器4有4個(gè)，每個(gè)包括16個(gè)獨(dú)立的16位移位寄存器和一 個(gè)16位輸入/輸出鎖存器。FIFO緩存器3相應(yīng)地劃分為4個(gè)區(qū)，每個(gè)區(qū)設(shè) 置專用移位指令，構(gòu)成4個(gè)軟移位寄存器矩陣。在微控制器的1的控制下 數(shù)據(jù)流驅(qū)動(dòng)器4從FIFO緩存器3中讀取數(shù)據(jù)流并通過交叉開關(guān)5發(fā)送給I/O 端口 6，或在微控制器的1的控制下數(shù)據(jù)流驅(qū)動(dòng)器4從I/O端口 6通過交叉 開關(guān)接收數(shù)據(jù)。數(shù)據(jù)流驅(qū)動(dòng)器4和FIFO緩存器3構(gòu)成4個(gè)海量的數(shù)據(jù)流驅(qū) 動(dòng)器。
功能寄存器2用于設(shè)定接口參數(shù)，包括以下寄存器由比特率寄存器、 比特?cái)?shù)寄存器、啟動(dòng)定時(shí)器和速度定時(shí)器構(gòu)成的移位操作控制器，循環(huán)寄 存器，收發(fā)寄存器，狀態(tài)寄存器，連接寄存器，編址寄存器。
各個(gè)寄存器的功能如下
16個(gè)比特率寄存器，設(shè)定相應(yīng)的移位寄存器在每次數(shù)據(jù)傳輸操作中的 比特率；
16個(gè)比特?cái)?shù)寄存器，設(shè)定相應(yīng)的移位寄存器在每次數(shù)據(jù)傳輸操作中數(shù) 據(jù)傳輸?shù)谋忍財(cái)?shù)，即數(shù)據(jù)流驅(qū)動(dòng)器發(fā)送/接收的信息量，在脈沖方式下每次 操作發(fā)送/接收1比特信息，在增量方式下每次操作發(fā)送或接收若干字節(jié)的 信息；
16個(gè)啟動(dòng)定時(shí)器，設(shè)定相應(yīng)的移位寄存器的數(shù)據(jù)傳輸操作的啟動(dòng)； 16個(gè)速度定時(shí)器，設(shè)定相應(yīng)的移位寄存器的數(shù)據(jù)傳輸操作的速度； 16個(gè)循環(huán)寄存器，設(shè)定相應(yīng)的移位寄存器的數(shù)據(jù)流的循環(huán)發(fā)送的次數(shù)； 1個(gè)收發(fā)寄存器，設(shè)定相應(yīng)的移位寄存器的左移/右移，對(duì)應(yīng)數(shù)據(jù)流的 發(fā)送/接收；
1個(gè)狀態(tài)寄存器，設(shè)定相應(yīng)的移位寄存器的激活/休眠狀態(tài)； 1個(gè)連接寄存器，設(shè)定FIFO緩存器與數(shù)據(jù)流驅(qū)動(dòng)器的連接； 1個(gè)編址寄存器，設(shè)定數(shù)據(jù)流驅(qū)動(dòng)器的編址模式。上述功能寄存器2、 FIFO緩存器3和數(shù)據(jù)流驅(qū)動(dòng)器統(tǒng)一編址，所述數(shù) 據(jù)流驅(qū)動(dòng)器還可按列編址。
1個(gè)釆用FPGA構(gòu)建的交叉開關(guān)，設(shè)定數(shù)據(jù)流驅(qū)動(dòng)器的輸入和輸出與 1/0端口的連接。
微程序控制器1采用FPGA技術(shù)且固化了相關(guān)的微控制程序，包括軟 移位寄存器矩陣的8條專用移位指令和功能寄存器的I/O接口參數(shù)設(shè)置指 令；所述微程序控制器運(yùn)行微控制程序。
以上所描述的可重構(gòu)I/O芯片的重構(gòu)方法極為簡(jiǎn)單，只須運(yùn)行一個(gè)重構(gòu) 程序便可實(shí)現(xiàn)I/O接口的重構(gòu)。
具體實(shí)施方式
二
圖2是本發(fā)明可重構(gòu)I/O接口芯片化的第二種結(jié)構(gòu)示意圖。在具體實(shí)施 方式一中，可重構(gòu)I/O接口芯片的微程序控制器是固化在ROM中的邏輯控 制裝置，用戶必須在片外將所述可重構(gòu)I/0接口芯片與微處理器7、隨機(jī)存 儲(chǔ)器8、 DMA控制器9在片外連接。具體實(shí)施二則將微處理器7和DMA 控制器9集成在芯片內(nèi)，微控制程序則固化在微處理器的PROM中，從而 簡(jiǎn)化用戶的作業(yè)。
以上內(nèi)容是結(jié)合具體的優(yōu)選實(shí)施方式對(duì)本實(shí)用新型所作的進(jìn)一步詳細(xì) 說明，不能認(rèn)定本實(shí)用新型的具體實(shí)施只局限于這些說明。對(duì)于本實(shí)用新 型所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實(shí)用新型構(gòu)思的前提下， 還可以做出若干簡(jiǎn)單推演或替換，都應(yīng)當(dāng)視為屬于本實(shí)用新型的保護(hù)范圍。
權(quán)利要求1.一種可重構(gòu)I/O芯片，其特征在于，包括微程序控制器；與微程序控制器連接的數(shù)據(jù)流緩存器；與數(shù)據(jù)流緩存器連接的數(shù)據(jù)流驅(qū)動(dòng)器；與微程序控制器和數(shù)據(jù)流驅(qū)動(dòng)器連接的功能寄存器，所述功能寄存器包括用于設(shè)定相應(yīng)的移位寄存器在每次數(shù)據(jù)傳輸操作中的比特率、比特?cái)?shù)、以及以給定的啟動(dòng)時(shí)間與操作速度啟動(dòng)相應(yīng)的移位寄存器進(jìn)行數(shù)據(jù)傳輸操作的移位操作控制器；與數(shù)據(jù)流驅(qū)動(dòng)器連接的I/O端口；所述數(shù)據(jù)流緩存器、數(shù)據(jù)流驅(qū)動(dòng)器和功能寄存器統(tǒng)一編址。
2. 如權(quán)利要求1所述的可重構(gòu)I/O芯片，其特征在于所述數(shù)據(jù)流驅(qū) 動(dòng)器由n個(gè)n位移位寄存器和一個(gè)n位輸入/輸出鎖存器構(gòu)成；所述n個(gè)移 位寄存器為獨(dú)立的移位寄存器。
3. 如權(quán)利要求2所述的可重構(gòu)I/0芯片，其特征在于所述數(shù)據(jù)流驅(qū) 動(dòng)器有m個(gè)；所述數(shù)據(jù)流緩存器為FIFO緩存器，且相應(yīng)地劃分為m個(gè)區(qū)， 每個(gè)區(qū)設(shè)置專用移位指令，構(gòu)成m個(gè)軟移位寄存器矩陣。
4. 如權(quán)利要求l、 2或3所述的可重構(gòu)I/0芯片，其特征在于所述數(shù) 據(jù)流驅(qū)動(dòng)器還按列編址。
5. 如權(quán)利要求l、 2或3所述的可重構(gòu)I/0芯片，其特征在于，所述移 位操作控制器包括用于設(shè)定相應(yīng)的移位寄存器在每次數(shù)據(jù)傳輸操作中的比特率的n個(gè)比 特率寄存器；用于設(shè)定相應(yīng)的移位寄存器在每次數(shù)據(jù)傳輸操作中的比特?cái)?shù)的n個(gè)比 特?cái)?shù)寄存器；用于啟動(dòng)相應(yīng)的移位寄存器的數(shù)據(jù)傳輸操作的n個(gè)啟動(dòng)定時(shí)器； 用于設(shè)定相應(yīng)的移位寄存器的數(shù)據(jù)傳輸操作速度的n個(gè)速度定時(shí)器。
6. 如權(quán)利要求5所述的可重構(gòu)I/0芯片，其特征在于所述功能寄存 器還包括用于設(shè)定相應(yīng)的移位寄存器中數(shù)據(jù)流的循環(huán)發(fā)送次數(shù)的n個(gè)循環(huán) 寄存器。
7. 如權(quán)利要求5所述的可重構(gòu)I/0芯片，其特征在于所述功能寄存器 還包括用于設(shè)定相應(yīng)的移位寄存器的左移/右移的1個(gè)收發(fā)寄存器。
8. 如權(quán)利要求5所述的可重構(gòu)I/0芯片，其特征在于所述功能寄存 器還包括用于設(shè)定相應(yīng)的移位寄存器的激活/休眠狀態(tài)的1個(gè)狀態(tài)寄存器。
9. 如權(quán)利要求5所述的可重構(gòu)I/0芯片，其特征在于所述功能寄存 器還包括用于連接FIFO緩存器與數(shù)據(jù)流驅(qū)動(dòng)器的1個(gè)連接寄存器。
10. 如權(quán)利要求5所述的可重構(gòu)I/0芯片，其特征在于所述功能寄存 器還包括用于設(shè)定數(shù)據(jù)流驅(qū)動(dòng)器的編址模式的1個(gè)編址寄存器。
專利摘要本實(shí)用新型公告了一種可重構(gòu)I/O芯片，包括基于FPGA技術(shù)且裝載有固件化微控制程序的微程序控制器；與微程序控制器連接的FIFO緩存器；與FIFO緩存器連接的數(shù)據(jù)流驅(qū)動(dòng)器；與微程序控制器和數(shù)據(jù)流驅(qū)動(dòng)器連接的功能寄存器；連接數(shù)據(jù)流驅(qū)動(dòng)器與I/O端口的交叉開關(guān)；所述數(shù)據(jù)流驅(qū)動(dòng)器由一個(gè)n×n移位寄存器矩陣和一個(gè)n位輸入/輸出鎖存器構(gòu)成，其中每個(gè)移位寄存器都是獨(dú)立的；所述功能寄存器用于設(shè)定I/O接口參數(shù)；所述FIFO緩存器、數(shù)據(jù)流驅(qū)動(dòng)器和功能寄存器統(tǒng)一編址。所述數(shù)據(jù)流驅(qū)動(dòng)器是可擴(kuò)充的。本實(shí)用新型提供一種海量超高速的可重構(gòu)數(shù)據(jù)流分配器和可重構(gòu)I/O接口，具有可編程性與可重構(gòu)性。
文檔編號(hào)G06F13/38GK201383145SQ200920129919
公開日2010年1月13日 申請(qǐng)日期2009年2月18日 優(yōu)先權(quán)日2009年2月18日
發(fā)明者江俊逢 申請(qǐng)人:江俊逢