專利名稱：半導(dǎo)體集成電路和半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路和將多個(gè)半導(dǎo)體集成電路密封在封裝外殼(package) 內(nèi)形成的半導(dǎo)體器件(SiP等)。
背景技術(shù)：
作為本發(fā)明人研發(fā)的技術(shù)，例如在SiP(System in Package :封裝系統(tǒng))等的半導(dǎo) 體器件中，考慮如下的技術(shù)。 隨著半導(dǎo)體制造技術(shù)的精細(xì)化，半導(dǎo)體芯片的1/0性能的不足日趨嚴(yán)重。 一方面 這是由于安裝在半導(dǎo)體芯片上的電路伴隨精細(xì)化而增加且工作速度也變得更快，因此使半 導(dǎo)體芯片為實(shí)現(xiàn)功能而需要的I/0處理量(個(gè)數(shù)、速度等)增加，另一方面還由于半導(dǎo)體芯 片的端子數(shù)因受引線接合法等的限制而基本上由芯片尺寸來決定，從而不能隨著精細(xì)化而 增加，所以不能提高1/0處理能力。 因此，為解決半導(dǎo)體芯片的1/0性能的不足，大力地進(jìn)行著將端子按二維狀配置 在半導(dǎo)體芯片的表面或底面并將多個(gè)半導(dǎo)體芯片層疊在一起從而在層疊后的芯片之間進(jìn) 行信息傳輸?shù)娜S耦合技術(shù)的開發(fā)。 為此，在將采用了三維耦合技術(shù)的半導(dǎo)體芯片層疊而形成SiP時(shí)，必須進(jìn)行三維 耦合以及與以往存在著的半導(dǎo)體芯片內(nèi)的互連網(wǎng)(電路間的連接電路、路由器等)的結(jié)合。
例如，作為利用電感耦合方式的三維耦合技術(shù)進(jìn)行芯片間的數(shù)據(jù)通信的技術(shù)的一 例，可以舉出專利文獻(xiàn)1所述的技術(shù)。 另外，作為利用電容耦合方式的三維耦合技術(shù)進(jìn)行芯片間的數(shù)據(jù)通信的技術(shù)的一
例，可以舉出專利文獻(xiàn)2所述的技術(shù)。 專利文獻(xiàn)1 :日本特開2006-066454號(hào)公報(bào) 專利文獻(xiàn)2 :日本特開2004-253816號(hào)公報(bào)

發(fā)明內(nèi)容
本發(fā)明人對(duì)如上所述的半導(dǎo)體器件的技術(shù)進(jìn)行了研究，結(jié)果明確了如下的問題。
例如，在專利文獻(xiàn)1和專利文獻(xiàn)2中，公開了能夠利用三維耦合技術(shù)以低功耗、短 等待時(shí)間(延遲)、高吞吐量執(zhí)行半導(dǎo)體芯片內(nèi)部和半導(dǎo)體芯片外部的通信。
但是，在上述技術(shù)中，沒有提到位于半導(dǎo)體芯片內(nèi)的片內(nèi)互連與三維耦合技術(shù)的
^口 口 。 因此，本發(fā)明的一個(gè)目的在于，提供一種互連結(jié)構(gòu)技術(shù)，在半導(dǎo)體集成電路和半導(dǎo) 體器件中在芯片間利用三維耦合技術(shù)收發(fā)通過內(nèi)置于半導(dǎo)體芯片的互連傳送的信息包，從 而有效地進(jìn)行從半導(dǎo)體芯片所載有的IP (Intellectual Property :知識(shí)產(chǎn)權(quán))對(duì)另一個(gè)半導(dǎo)體芯片所載有的IP的訪問。
本發(fā)明的另一個(gè)目的在于，提供如下的一種技術(shù)，S卩在半導(dǎo)體集成電路和半導(dǎo)體
器件中提供在多個(gè)半導(dǎo)體芯片內(nèi)構(gòu)筑相位差小的時(shí)鐘樹的技術(shù)，從而能夠?qū)崿F(xiàn)半導(dǎo)體芯片
間的同步傳送并能減低采用了三維耦合技術(shù)的半導(dǎo)體芯片間傳送的等待時(shí)間。 本發(fā)明的上述以及其他目的和新的特征，將從本說明書的記述和附圖而變得清楚。 簡(jiǎn)單地說明在本申請(qǐng)所公開的發(fā)明中具有代表性技術(shù)方案的概要如下。 S卩，本發(fā)明的半導(dǎo)體集成電路和半導(dǎo)體器件具有發(fā)送訪問請(qǐng)求的起動(dòng)器、接收訪
問請(qǐng)求并發(fā)送訪問響應(yīng)的目標(biāo)、對(duì)上述訪問請(qǐng)求和上述訪問響應(yīng)進(jìn)行中繼的路由器、以及
與外部進(jìn)行通信的三維耦合電路，其中，上述三維耦合電路與上述路由器鄰接而配置。 另外，本發(fā)明的半導(dǎo)體集成電路和半導(dǎo)體器件，具有發(fā)送訪問請(qǐng)求的起動(dòng)器、接收
訪問請(qǐng)求并發(fā)送訪問響應(yīng)的目標(biāo)、對(duì)上述訪問請(qǐng)求和上述訪問響應(yīng)進(jìn)行中繼的路由器、與
外部進(jìn)行通信的三維耦合電路、將上述路由器發(fā)送的上述訪問請(qǐng)求和上述訪問響應(yīng)串行化
來提供給上述三維耦合電路的串行化電路、以及將上述三維耦合電路發(fā)送的上述訪問請(qǐng)求
和上述訪問響應(yīng)并行化來提供給上述路由器的并行化電路，其中，上述串行化電路和上述
并行化電路與上述路由器和上述三維耦合電路鄰接而配置。 另外，本發(fā)明的半導(dǎo)體集成電路和半導(dǎo)體器件具有發(fā)送訪問請(qǐng)求的起動(dòng)器、接收 訪問請(qǐng)求并發(fā)送訪問響應(yīng)的目標(biāo)、對(duì)上述訪問請(qǐng)求和上述訪問響應(yīng)進(jìn)行中繼的局部路由 器、對(duì)上述局部路由器發(fā)送和接收的上述訪問請(qǐng)求和上述訪問響應(yīng)進(jìn)行中繼的全局路由 器、以及與外部進(jìn)行通信的三維耦合電路，其中，上述三維耦合電路與上述局部路由器鄰接 而配置。 另外，本發(fā)明的半導(dǎo)體集成電路和半導(dǎo)體器件具有發(fā)送訪問請(qǐng)求的起動(dòng)器、接收 訪問請(qǐng)求并發(fā)送訪問響應(yīng)的目標(biāo)、對(duì)上述訪問請(qǐng)求和上述訪問響應(yīng)進(jìn)行中繼的局部路由 器、發(fā)送訪問請(qǐng)求并進(jìn)行存儲(chǔ)器復(fù)制動(dòng)作的DMA控制器、在上述局部路由器之間對(duì)上述訪 問請(qǐng)求和上述訪問響應(yīng)進(jìn)行中繼的全局路由器、以及與外部進(jìn)行通信的三維耦合電路，其 中，上述DMA控制器和上述三維耦合電路與上述局部路由器鄰接而配置。
簡(jiǎn)單地說明在本申請(qǐng)所公開的發(fā)明中具有代表性的技術(shù)方案所取得的效果如下。
能以最短距離在不同的LSI(半導(dǎo)體集成電路)之間進(jìn)行連接，能以低功率進(jìn)行不 同的LSI之間的大容量通信。


圖1是表示本發(fā)明實(shí)施方式1的2個(gè)半導(dǎo)體集成電路的結(jié)構(gòu)及其連接方式的框 圖。 圖2是本發(fā)明實(shí)施方式1的分割協(xié)議的時(shí)序圖。 圖3是表示本發(fā)明實(shí)施方式1的串行請(qǐng)求信息包的格式的圖。 圖4是表示本發(fā)明實(shí)施方式1的串行響應(yīng)信息包的格式的圖。 圖5是表示本發(fā)明實(shí)施方式1的請(qǐng)求發(fā)送電路A的結(jié)構(gòu)的框圖。 圖6是本發(fā)明實(shí)施方式1的請(qǐng)求發(fā)送電路A中所包含的收發(fā)器的電路圖。 圖7是表示本發(fā)明實(shí)施方式1的請(qǐng)求發(fā)送電路A中所包含的收發(fā)器的工作的時(shí)序圖。 圖8是表示本發(fā)明實(shí)施方式1的響應(yīng)接收電路A的結(jié)構(gòu)的框圖。 圖9是表示本發(fā)明實(shí)施方式1的響應(yīng)接收電路A中所包含的時(shí)鐘接收器的電路結(jié)
構(gòu)的電路圖。 圖10是本發(fā)明實(shí)施方式1的響應(yīng)接收電路A中所包含的接收器的電路圖。
圖11是表示本發(fā)明實(shí)施方式1的響應(yīng)接收電路A中所包含的接收器的工作的時(shí) 序圖。 圖12是表示本發(fā)明實(shí)施方式1的集成電路A中所包含的模塊的物理配置的平面 布置圖。 圖13是表示本發(fā)明實(shí)施方式1的三維收發(fā)部A中所包含的模塊的物理配置的局 部平面布置圖。 圖14是表示本發(fā)明實(shí)施方式1的三維收發(fā)部A中所包含的收發(fā)端子(線圈)的 位置的圖。 圖15是本發(fā)明實(shí)施方式1的請(qǐng)求發(fā)送電路A中所包含的發(fā)送線圈TQ 1 TQ5與 串行請(qǐng)求信息包和時(shí)鐘的傳輸信號(hào)的關(guān)系圖。 圖16是本發(fā)明實(shí)施方式1的響應(yīng)接收電路A中所包含的接收線圈RS1 RS5與 串行響應(yīng)信息包和時(shí)鐘的傳輸信號(hào)的關(guān)系圖。 圖17是本發(fā)明實(shí)施方式1的請(qǐng)求接收電路A中所包含的接收線圈RQ1 RQ5與 串行請(qǐng)求信息包和時(shí)鐘的傳輸信號(hào)的關(guān)系圖。 圖18是本發(fā)明實(shí)施方式1的響應(yīng)發(fā)送電路A中所包含的發(fā)送線圈TS1 TS5與 串行響應(yīng)信息包和時(shí)鐘的傳輸信號(hào)的關(guān)系圖。 圖19是表示本發(fā)明實(shí)施方式1的集成電路A與集成電路B的層疊方法的圖。
圖20是表示本發(fā)明實(shí)施方式2的2個(gè)半導(dǎo)體集成電路的結(jié)構(gòu)及其連接方式的框 圖。 圖21是表示本發(fā)明實(shí)施方式2的請(qǐng)求發(fā)送電路A的結(jié)構(gòu)的框圖。 圖22是表示本發(fā)明實(shí)施方式2的微分電路的結(jié)構(gòu)的框圖。 圖23是表示本發(fā)明實(shí)施方式2的響應(yīng)接收電路A的結(jié)構(gòu)的框圖。 圖24是表示本發(fā)明實(shí)施方式2的時(shí)鐘控制部A的結(jié)構(gòu)的框圖。 圖25是表示本發(fā)明實(shí)施方式2的時(shí)鐘接收電路A的結(jié)構(gòu)的電路圖。 圖26是表示本發(fā)明實(shí)施方式2的時(shí)鐘發(fā)送電路A的結(jié)構(gòu)的框圖。 圖27是表示本發(fā)明實(shí)施方式2的時(shí)鐘收發(fā)的狀態(tài)的時(shí)序圖。 圖28是本發(fā)明實(shí)施方式2的集成電路A和集成電路B的時(shí)鐘系統(tǒng)圖。 圖29是作為本發(fā)明的前提研討的2個(gè)集成電路的時(shí)鐘系統(tǒng)圖。 圖30是表示本發(fā)明實(shí)施方式2的集成電路A和集成電路B的數(shù)據(jù)傳送路徑的框圖。 圖31是表示本發(fā)明實(shí)施方式2的集成電路A中所裝有的各功能模塊在集成電路 A內(nèi)的位置的平面布置圖。 圖32是表示本發(fā)明實(shí)施方式2的三維收發(fā)部A的配置的圖。 圖33是表示本發(fā)明實(shí)施方式2的TQ1 TQ39與信號(hào)名的對(duì)應(yīng)關(guān)系的圖。
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圖34是表示本發(fā)明實(shí)施方式2的RQ1 RQ39與信號(hào)名的對(duì)應(yīng)關(guān)系的圖。
圖35是表示本發(fā)明實(shí)施方式2的TS1 TS23與信號(hào)名的對(duì)應(yīng)關(guān)系的圖。
圖36是表示本發(fā)明實(shí)施方式2的RSI RS23與信號(hào)名的對(duì)應(yīng)關(guān)系的圖。
圖37是表示本發(fā)明實(shí)施方式2的集成電路A與集成電路B的層疊方法的圖。
圖38是表示本發(fā)明實(shí)施方式3的2個(gè)半導(dǎo)體集成電路的結(jié)構(gòu)及其連接方式的框 圖。
具體實(shí)施例方式以下，根據(jù)附圖詳細(xì)說明本發(fā)明實(shí)施方式。此外，在用于說明實(shí)施方式的所有圖
中，原則上對(duì)同一構(gòu)件標(biāo)以相同的標(biāo)號(hào)，其重復(fù)的說明從略。(實(shí)施方式1) 在本實(shí)施方式1中，說明安放在1個(gè)封裝外殼內(nèi)、通過三維耦合進(jìn)行耦合的2個(gè)半 導(dǎo)體集成電路。 圖1是表示本發(fā)明實(shí)施方式1的2個(gè)半導(dǎo)體集成電路的結(jié)構(gòu)及其連接方式的框 圖。 在本實(shí)施方式l中，說明如下情況將功能相同并采用同一結(jié)構(gòu)的2個(gè)半導(dǎo)體集成 電路連接，構(gòu)成與單獨(dú)使用各半導(dǎo)體集成電路時(shí)相比可以使處理能力為2倍的電路。
首先，根據(jù)圖1說明本實(shí)施方式1的半導(dǎo)體集成電路(以下，也簡(jiǎn)稱為"集成電 路")和半導(dǎo)體器件的結(jié)構(gòu)。集成電路A10，在結(jié)構(gòu)上包括CPUA101、 DSPA102、 DMACA103、存儲(chǔ)器A104、路由器
A105、串行化電路1A106、并行化電路1A107、并行化電路2A108、串行化電路2A109、請(qǐng)求發(fā)
送電路A110、響應(yīng)接收電路A111、請(qǐng)求接收電路A112、以及響應(yīng)發(fā)送電路A113。集成電路B20，在結(jié)構(gòu)上包括CPUB131、 DSPB132、 DMACB133、存儲(chǔ)器B134、路由器
B135、并行化電路1B136、串行化電路1B137、串行化電路2B138、并行化電路2B139、請(qǐng)求接
收電路B140、響應(yīng)發(fā)送電路B141、請(qǐng)求發(fā)送電路B142、以及響應(yīng)接收電路B143。 請(qǐng)求發(fā)送耦合AB121，是使請(qǐng)求發(fā)送電路A110與請(qǐng)求接收電路B140耦合的電感耦合。 響應(yīng)接收耦合BA122，是使響應(yīng)接收電路A111與響應(yīng)發(fā)送電路B141耦合的電感耦合。 請(qǐng)求接收耦合BA123，是使請(qǐng)求接收電路A112與請(qǐng)求發(fā)送電路B142耦合的電感耦合。 響應(yīng)發(fā)送耦合AB124，是使響應(yīng)發(fā)送電路A113與響應(yīng)接收電路B143耦合的電感耦合。 CPUAIOI，是通過路由器A105訪問存儲(chǔ)器A104并執(zhí)行該存儲(chǔ)器內(nèi)所保存著的程序 從而進(jìn)行集成電路A10和集成電路B20的控制的處理器。集成電路A10內(nèi)的訪問，利用通 過由請(qǐng)求訪問的模塊發(fā)送包含訪問請(qǐng)求的請(qǐng)求信息包并由接收到訪問請(qǐng)求的模塊對(duì)請(qǐng)求 訪問的模塊發(fā)送包含訪問響應(yīng)的響應(yīng)信息包完成的分割協(xié)議來進(jìn)行。此外，在本說明書中， 將請(qǐng)求訪問的模塊稱為起動(dòng)器，將響應(yīng)訪問的模塊稱為目標(biāo)。 以下，參照

在本實(shí)施方式1中的路由器A105與CPUAIOI、 DSPA102、DMACA103及存儲(chǔ)器A104、以及與串行化電路1A106、并行化電路1A107、并行化電路2A108、 串行化電路2A 109之間傳送的請(qǐng)求信息包及響應(yīng)信息包和用于收發(fā)該請(qǐng)求信息包及該響 應(yīng)信息包的信號(hào)。此處所謂的串行化電路、并行化電路，是指變換包含數(shù)據(jù)寬度的通信形式 的功能電路。 圖2是本發(fā)明實(shí)施方式1中的利用分割協(xié)議分別進(jìn)行1次寫入訪問和讀出訪問時(shí) 的時(shí)序圖。 在圖2的寫入訪問中，起動(dòng)器在時(shí)刻Tl輸出作為訪問請(qǐng)求內(nèi)容的地址"A1"、指令 (命令)"C1"、寫入數(shù)據(jù)"D1"、請(qǐng)求ID "R1"，并且，通過使指示正在輸出該訪問請(qǐng)求內(nèi)容的 請(qǐng)求有效信號(hào)為高電平來通知目標(biāo)正在輸出訪問請(qǐng)求內(nèi)容。請(qǐng)求ID是當(dāng)路由器從目標(biāo)向 起動(dòng)器中繼響應(yīng)信息包時(shí)用于識(shí)別起動(dòng)器的識(shí)別信息。當(dāng)目標(biāo)發(fā)送響應(yīng)信息包時(shí)，將對(duì)應(yīng) 的請(qǐng)求信息包的請(qǐng)求ID作為響應(yīng)信息包的響應(yīng)ID來輸出。 以下，在本說明書中，輸出上述請(qǐng)求有效信號(hào)等的l位控制信號(hào)的電路將上述控 制信號(hào)轉(zhuǎn)變?yōu)橹甘臼怯行顟B(tài)的值(這一狀態(tài))表示為"確定(assert :斷言)"，而將轉(zhuǎn)變 為指示是非有效狀態(tài)的值(這一狀態(tài))表示為"不確定"。而且，將l位控制信號(hào)為指示是 有效狀態(tài)的值(這一狀態(tài))表示為"確定狀態(tài)"，將二值的控制信號(hào)為指示非有效狀態(tài)的值 (這一狀態(tài))表示為"不確定狀態(tài)"。并且，在本說明書中，將作為訪問請(qǐng)求內(nèi)容的地址、指 令、寫入數(shù)據(jù)、請(qǐng)求有效稱為請(qǐng)求信息包，訪問響應(yīng)內(nèi)容是指示狀態(tài)、讀出數(shù)據(jù)和響應(yīng)有效 而稱為響應(yīng)信息包。 當(dāng)目標(biāo)可以接收請(qǐng)求信息包時(shí)，確定指示可以接收請(qǐng)求信息包的請(qǐng)求準(zhǔn)許。當(dāng)請(qǐng) 求有效和請(qǐng)求準(zhǔn)許雙方在時(shí)鐘脈沖的上升沿都處于確定狀態(tài)時(shí)，將請(qǐng)求信息包從起動(dòng)器傳 送到目標(biāo)。在圖2中，目標(biāo)在時(shí)刻Tl檢測(cè)出請(qǐng)求有效信號(hào)為確定狀態(tài)，取入作為訪問請(qǐng)求 內(nèi)容的地址、指令、寫入數(shù)據(jù)、請(qǐng)求ID，通過將值"D1"寫入由地址"A1"指示的地址區(qū)域執(zhí)行 寫入訪問。然后，在時(shí)刻T5確定指示訪問響應(yīng)信息有效的響應(yīng)有效信號(hào)，將指示是否正常 地執(zhí)行了該寫入訪問的狀態(tài)"S1"和響應(yīng)ID "R1"作為訪問響應(yīng)發(fā)送到起動(dòng)器。當(dāng)起動(dòng)器 可以接收響應(yīng)信息包時(shí)，確定響應(yīng)準(zhǔn)許信號(hào)而通知目標(biāo)可以接收響應(yīng)信息包。當(dāng)響應(yīng)有效 和響應(yīng)準(zhǔn)許雙方在時(shí)鐘脈沖的上升沿都處于確定狀態(tài)時(shí)，將響應(yīng)信息包從目標(biāo)傳送到起動(dòng) 器。
以下，說明讀出訪問。 在圖2的讀出訪問中，起動(dòng)器在時(shí)刻T9輸出作為訪問請(qǐng)求內(nèi)容的地址"A2"、指令 "C2"、請(qǐng)求ID "R2"，進(jìn)而確定請(qǐng)求有效信號(hào)。 目標(biāo)在時(shí)刻T9檢測(cè)出請(qǐng)求有效信號(hào)為確定狀態(tài)，取入作為訪問請(qǐng)求內(nèi)容的地址、 指令、寫入數(shù)據(jù)、請(qǐng)求ID，從由地址"A2"指示的地址區(qū)域讀出值"D2"。然后，在時(shí)刻T15確定 指示訪問響應(yīng)信息有效的響應(yīng)有效信號(hào)，將指示是否正常執(zhí)行了該讀出訪問的狀態(tài)"S2"、 讀出數(shù)據(jù)"D2"和響應(yīng)ID "R2"作為訪問響應(yīng)發(fā)送到起動(dòng)器。
返回到集成電路AIO中所包含的模塊的說明。 DSPA102是通過路由器A105訪問存儲(chǔ)器A104、通過執(zhí)行該存儲(chǔ)器內(nèi)所保存著的程 序進(jìn)行運(yùn)算而將該運(yùn)算結(jié)果存儲(chǔ)在存儲(chǔ)器A104內(nèi)的DSP (Digital Signal Processor :數(shù) 字信號(hào)處理器)。DMACA103是通過路由器A105訪問存儲(chǔ)器A104和存儲(chǔ)器B 134而在存儲(chǔ)器A104和存儲(chǔ)器B134之間進(jìn)行數(shù)據(jù)的復(fù)制的DMAC(Direct Memory Access Controller :直接存 儲(chǔ)器存取控制器)。 存儲(chǔ)器A104，是從路由器A105接收請(qǐng)求信息包、根據(jù)該請(qǐng)求信息包生成響應(yīng)信息 包而將該響應(yīng)信息包發(fā)送到路由器A105的存儲(chǔ)裝置。 路由器A105是對(duì)CPUAIOI、 DSPA102、 DMACA103、存儲(chǔ)器A104、串行化電路1A106、 并行化電路1A107、并行化電路2A108和串行化電路2A109收發(fā)的請(qǐng)求信息包和響應(yīng)信息包
進(jìn)行中繼的中繼電路。 接著，說明串行化電路1A106。 串行化電路1A106是將從路由器A105接收到的請(qǐng)求信息包串行化而生成串行化 了的請(qǐng)求信息包而將該串行化了的請(qǐng)求信息包發(fā)送到請(qǐng)求發(fā)送電路AllO的變換電路。以 下，在本說明書中，將串行化了的請(qǐng)求信息包稱為串行請(qǐng)求信息包。此外，所謂串行化，不只 是簡(jiǎn)單地將多位寬度的數(shù)據(jù)變換為1位寬度的數(shù)據(jù)，而且，廣義地說是指減小數(shù)據(jù)的位寬。
以下，參照

串行請(qǐng)求信息包的格式。
圖3是表示串行請(qǐng)求信息包的格式的圖。 串行請(qǐng)求信息包，通過從前面說明過的請(qǐng)求信息包抽取請(qǐng)求有效、地址、指令、寫 入數(shù)據(jù)、請(qǐng)求ID而從作為MSB (Most SignificantBit :最高有效位)的位3起按順序各配 置4位而生成。串行請(qǐng)求信息包，從包含請(qǐng)求有效的4位起按順序傳送。串行請(qǐng)求信息包 的傳送所需的周期數(shù)為10周期。在第十周期傳送的串行請(qǐng)求信息包的位1至位0為"00"。
接著，說明并行化電路1A107。并行化電路1A107是從響應(yīng)接收電路A111接收串 行化了的響應(yīng)信息包，并將該串行化了的響應(yīng)信息包變換為響應(yīng)信息包而將該響應(yīng)信息包 發(fā)送到路由器A 105的變換電路。以下，在本說明書中，將串行化了的響應(yīng)信息包稱為串行 響應(yīng)信息包。 此處，參照

串行響應(yīng)信息包的格式。
圖4是表示串行響應(yīng)信息包的格式的圖。 串行響應(yīng)信息包，通過從前面說明過的響應(yīng)信息包抽取響應(yīng)有效、狀態(tài)、讀出數(shù)據(jù) 和響應(yīng)ID而從作為MSB(Most Significant Bit:最高有效位)的位3起按順序各配置4位 而生成。串行響應(yīng)信息包，從包含響應(yīng)有效的4位起按順序傳送。串行響應(yīng)信息包的傳送 所需的周期數(shù)為6周期。在第6周期傳送的串行響應(yīng)信息包的位1至位0為"00"。
并行化電路2A108，是從請(qǐng)求接收電路A112接受串行收請(qǐng)求信息包、將該串行請(qǐng) 求信息包變換為請(qǐng)求信息包而將該請(qǐng)求信息包發(fā)送到路由器A105的變換電路。
串行化電路2A109，是從路由器A105接收響應(yīng)信息包、將該響應(yīng)信息包變換為串 行響應(yīng)信息包而將該串行響應(yīng)信息包發(fā)送到響應(yīng)發(fā)送電路A113的變換電路。
接著，參照

請(qǐng)求發(fā)送電路Al 10。 圖5是表示請(qǐng)求發(fā)送電路AllO的結(jié)構(gòu)的框圖，圖6是請(qǐng)求發(fā)送電路AllO中所包 含的收發(fā)器(transceiver)的電路圖，圖7是表示請(qǐng)求發(fā)送電路A110中所包含的收發(fā)器的 工作的時(shí)序圖。 請(qǐng)求發(fā)送電路AllO內(nèi)置5個(gè)收發(fā)器。收發(fā)器中的4個(gè)在串行請(qǐng)求信息包的發(fā)送 中使用，l個(gè)用于時(shí)鐘的發(fā)送。4個(gè)收發(fā)器分別與從串行化電路1A 106供給的信號(hào)連接，其 余的1個(gè)收發(fā)器與時(shí)鐘連接。各收發(fā)器由緩沖器601 604和線圈605構(gòu)成。
接著，用圖6說明收發(fā)器的工作。收發(fā)器將所供給的電信號(hào)的電位的變化變換為 磁通的變化。 圖6中A點(diǎn)的電位是所供給的信號(hào)的電位，B點(diǎn)的電位由于緩沖器601 604的 延遲而相對(duì)于A點(diǎn)延遲變化。 因此，如將從A點(diǎn)流向B點(diǎn)的方向表示為正，則由于緩沖器601 604的延遲，當(dāng)A 點(diǎn)的電位從低電平改變?yōu)楦唠娖綍r(shí)，使B點(diǎn)的電流僅在緩沖器601 604的延遲時(shí)間變?yōu)?正，當(dāng)A點(diǎn)的電位從高電平改變?yōu)榈碗娖綍r(shí)，僅在緩沖器601 604的延遲時(shí)間變?yōu)樨?fù)。
在線圈605中，產(chǎn)生與B點(diǎn)的電流成比例的磁通，因此，當(dāng)A點(diǎn)的信號(hào)電位從低電 平改變?yōu)楦唠娖綍r(shí)，在緩沖器601 604的延遲時(shí)間產(chǎn)生磁通，當(dāng)A點(diǎn)的信號(hào)電位從高電平 改變?yōu)榈碗娖綍r(shí)，在緩沖器601 604的延遲時(shí)間產(chǎn)生負(fù)方向的磁通。
接著，參照

響應(yīng)接收電路Al 11 。 圖8是表示響應(yīng)接收電路A111的結(jié)構(gòu)的框圖，圖9是表示響應(yīng)接收電路A111中 所包含的時(shí)鐘接收器的電路圖，圖10是響應(yīng)接收電路Alll中所包含的接收器的電路圖，圖 11是表示響應(yīng)接收電路Alll中所包含的接收器的工作的時(shí)序圖。 響應(yīng)接收電路Alll，內(nèi)置時(shí)鐘接收器801和由4個(gè)接收器構(gòu)成的接收器組802。 各接收器的輸出端子，分別與并行化電路1A107的串行響應(yīng)信息包輸入端子及并行化電路 1A107的時(shí)鐘輸入端子連接。 參照

時(shí)鐘接收器801。圖9是表示時(shí)鐘接收器的電路結(jié)構(gòu)的電路圖。
時(shí)鐘接收器801由線圈901、電阻902 903、晶體管904 905構(gòu)成。
線圈901根據(jù)磁通的變化率產(chǎn)生電位差。在本實(shí)施方式1中，將線圈901與晶體管 904 905的柵極端子連接，當(dāng)施加于線圈901的磁通增強(qiáng)時(shí)，使晶體管904 905分別變 為導(dǎo)通狀態(tài)。因此，當(dāng)施加于線圈901的磁通增強(qiáng)時(shí)，時(shí)鐘接收器801輸出高電平的信號(hào)。 在本圖中，Vbias為Vdd/2等固定值。 接著，說明響應(yīng)接收電路Alll中所包含的接收器。接收器，由線圈1001、電阻
1002 1003、晶體管1004 1013、 NAND電路1014 1015、反相器1016構(gòu)成。
接收器是這樣的電路，即在時(shí)鐘脈沖信號(hào)的上升沿，檢測(cè)作用在線圈1001上的
磁通的變化、將該變化變換為接收對(duì)象信號(hào)而進(jìn)一步將接收對(duì)象信號(hào)的電平保持到下1個(gè)
時(shí)鐘脈沖沿。 以下，說明接收器的工作。 線圈IOOI，根據(jù)磁通的變化率來產(chǎn)生電位差。在本實(shí)施方式1中，當(dāng)施加于線圈 1001的磁通增強(qiáng)時(shí)，使C點(diǎn)的電位變得高于D點(diǎn)的電位而使晶體管1005變?yōu)閷?dǎo)通狀態(tài)，當(dāng) 施加于線圈1001的磁通減弱時(shí)，使D點(diǎn)的電位變得高于C點(diǎn)的電位而使晶體管1006變?yōu)?導(dǎo)通狀態(tài)。 當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，晶體管1010和1013為導(dǎo)通狀態(tài)，位于該2個(gè)晶體管的 漏極側(cè)的E點(diǎn)和F點(diǎn)的電位分別為高電位。因此，NAND電路1014 1015的輸出電平被保 持，接收對(duì)象信號(hào)的電位、即信號(hào)電平不變。另外，由于E點(diǎn)和F點(diǎn)的電位為高電平，晶體管 1008和1009處于導(dǎo)通狀態(tài)，晶體管1005和1006的源極側(cè)電位為高電平。
當(dāng)時(shí)鐘信號(hào)為高電平時(shí)，晶體管1004變?yōu)閷?dǎo)通狀態(tài)，晶體管1005和1006的漏極 側(cè)電位變?yōu)榈碗娖?。另一方面，晶體管1010 1013為截止?fàn)顟B(tài)。
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此時(shí)，如線圈1001根據(jù)磁通的變化產(chǎn)生電位差而使晶體管1005變?yōu)閷?dǎo)通狀態(tài)，則 由于晶體管1005的漏極側(cè)電位為低電平、且晶體管1012、 1013為截止?fàn)顟B(tài)，晶體管1008的 源極側(cè)電位(E點(diǎn)的電位)變?yōu)榈碗娖?。由于E點(diǎn)的電位為低電平，晶體管1009變?yōu)榻刂?狀態(tài)。并且，由于晶體管1006也是截止?fàn)顟B(tài)，晶體管1009的源極側(cè)電位(F點(diǎn)的電位)保 持原來的高電平。 綜上所述，NAND電路1014的輸出變?yōu)楦唠娖剑c時(shí)鐘信號(hào)轉(zhuǎn)變?yōu)楦唠娖揭郧暗?輸出值無關(guān)。 另一方面，此時(shí)，如線圈1001根據(jù)磁通的變化率產(chǎn)生電位差而使晶體管1006變?yōu)?導(dǎo)通狀態(tài)，則由于晶體管1006的漏極側(cè)電位為低電平、且晶體管1010U011為截止?fàn)顟B(tài)， 晶體管1009的源極側(cè)電位(F點(diǎn)的電位)變?yōu)榈碗娖?。由于F點(diǎn)的電位為低電平，晶體管 1008變?yōu)榻刂範(fàn)顟B(tài)。并且，由于晶體管1005也是截止?fàn)顟B(tài)，晶體管1008的源極側(cè)電位(E 點(diǎn)的電位)保持原來的高電平。 綜上所述，NAND電路1014的輸出變?yōu)榈碗娖剑c時(shí)鐘信號(hào)轉(zhuǎn)變?yōu)楦唠娖揭郧暗?輸出值無關(guān)。 S卩，當(dāng)時(shí)鐘信號(hào)處在高電平時(shí)，根據(jù)線圈1001檢測(cè)的磁通的變化決定接收對(duì)象信 號(hào)的電平。 請(qǐng)求接收電路A112的功能和結(jié)構(gòu)與響應(yīng)接收電路Alll相同，由后述的請(qǐng)求發(fā)送 電路B 142檢測(cè)所產(chǎn)生的磁通，生成串行請(qǐng)求信息包，將該串行請(qǐng)求信息包發(fā)送到并行化 電路2A108。 響應(yīng)發(fā)送電路A113的功能和結(jié)構(gòu)與請(qǐng)求發(fā)送電路A110相同，根據(jù)從串行化電路 2A109接收到的串行響應(yīng)信息包而產(chǎn)生磁通。
接著，說明集成電路B20中所包含的模塊。 CPUB131，是通過路由器B 135訪問存儲(chǔ)器B134并執(zhí)行該存儲(chǔ)器內(nèi)所保存著的程 序從而進(jìn)行集成電路B20和集成電路A10的控制的處理器。集成電路B20內(nèi)的訪問，利用 與集成電路A10內(nèi)的訪問同樣的分割協(xié)議進(jìn)行。 DSPB132，是通過路由器B135訪問存儲(chǔ)器B134、通過執(zhí)行該存儲(chǔ)器內(nèi)所保存著的 程序進(jìn)行運(yùn)算并將該運(yùn)算結(jié)果存儲(chǔ)在存儲(chǔ)器B134內(nèi)的DSP。 DMACB133，是通過路由器B135訪問存儲(chǔ)器B134和存儲(chǔ)器A104并在存儲(chǔ)器B134 和存儲(chǔ)器A104之間進(jìn)行數(shù)據(jù)的復(fù)制的DMAC。 存儲(chǔ)器B134，是從路由器B135接收請(qǐng)求信息包、根據(jù)該請(qǐng)求信息包生成響應(yīng)信息 包并將該響應(yīng)信息包發(fā)送到路由器B135的存儲(chǔ)裝置。 路由器B135，是對(duì)CPUB131、DSPB132、DMACB133、存儲(chǔ)器B134、并行化電路1B136、 串行化電路1B137、串行化電路2B138和并行化電路2B139收發(fā)的請(qǐng)求信息包和響應(yīng)信息包 進(jìn)行中繼的中繼電路。 并行化電路1B136，是從請(qǐng)求接收電路B140接收串行請(qǐng)求信息包、將該串行請(qǐng)求
信息包變換為請(qǐng)求信息包并將該請(qǐng)求信息包發(fā)送到路由器B135的變換電路。 串行化電路1B137，是從路由器B135接收響應(yīng)信息包、將該響應(yīng)信息包變換為串
行響應(yīng)信息包并將該串行響應(yīng)信息包發(fā)送到響應(yīng)發(fā)送電路B141的變換電路。 串行化電路2B138，是從路由器B135接收請(qǐng)求信息包、將該請(qǐng)求信息包變換為串行請(qǐng)求信息包并將該串行請(qǐng)求信息包發(fā)送到請(qǐng)求發(fā)送電路B142的變換電路。 并行化電路2B139，是從響應(yīng)接收電路B143接收串行響應(yīng)信息包、將該串行響應(yīng)
信息包變換為響應(yīng)信息包并將該響應(yīng)信息包發(fā)送到路由器B135的變換電路。 請(qǐng)求接收電路B140，功能和結(jié)構(gòu)與請(qǐng)求接收電路A112相同，由請(qǐng)求發(fā)送電路
A110檢測(cè)所產(chǎn)生的磁通，生成串行請(qǐng)求信息包，并將該串行請(qǐng)求信息包發(fā)送到并行化電路
皿36。 響應(yīng)發(fā)送電路B141，從串行化電路1B137接收串行響應(yīng)信息包，并根據(jù)該串行響 應(yīng)信息包產(chǎn)生磁通。 請(qǐng)求發(fā)送電路B142，從串行化電路2B138接收串行請(qǐng)求信息包，并根據(jù)該串行請(qǐng) 求信息包產(chǎn)生磁通。 響應(yīng)接收電路B143，功能和結(jié)構(gòu)與請(qǐng)求接收電路B140相同，由響應(yīng)發(fā)送電路 A113檢測(cè)所產(chǎn)生的磁通，生成串行響應(yīng)信息包，并將該串行響應(yīng)信息包發(fā)送到并行化電路 2B139。 接著，參照

集成電路AIO中所包含的模塊的物理配置和集成電路B20中 所包含的模塊的物理配置。 圖12是表示集成電路AIO中所包含的模塊的物理配置的平面布置圖。集成電路 B20的平面布置與集成電路A10相同。 集成電路A10為長(zhǎng)方形。三維收發(fā)部A1301是包含請(qǐng)求發(fā)送電路A110、響應(yīng)接收 電路Al 11 、請(qǐng)求接收電路Al 12和響應(yīng)發(fā)送電路Al 13的區(qū)域，還包含集成電路A10的中心點(diǎn) A1302(未圖示)。 圖13是表示三維收發(fā)部A1301中的請(qǐng)求發(fā)送電路A110、響應(yīng)接收電路A111、請(qǐng)求 接收電路A112、響應(yīng)發(fā)送電路A113與上述中心點(diǎn)A1302的位置關(guān)系的局部平面布置圖。
在三維收發(fā)部A1301中，請(qǐng)求發(fā)送電路AllO與響應(yīng)發(fā)送電路A113，配置在以中心 點(diǎn)A 1302為中心點(diǎn)的點(diǎn)對(duì)稱的位置。 另外，在三維收發(fā)部A1301中，響應(yīng)接收電路A111與請(qǐng)求接收電路A112，配置在以 中心點(diǎn)A1302為中心點(diǎn)的點(diǎn)對(duì)稱的位置。 以下，參照

三維收發(fā)部A1301中所包含的收發(fā)端子與串行請(qǐng)求信息包和 串行響應(yīng)信息包的關(guān)系。 圖14是表示三維收發(fā)部A1301中所包含的接收端子(線圈)的位置的圖。
請(qǐng)求發(fā)送電路AllO中所包含的發(fā)送線圈TQ1 TQ5與串行請(qǐng)求信息包和時(shí)鐘的 傳輸信號(hào)的關(guān)系如圖15所示。 響應(yīng)接收電路Alll中所包含的接收線圈RS1 RS5與串行響應(yīng)信息包和時(shí)鐘的 傳輸信號(hào)的關(guān)系如圖16所示。 請(qǐng)求接收電路A112中所包含的接收線圈RQ1 RQ5與串行請(qǐng)求信息包和時(shí)鐘的 傳輸信號(hào)的關(guān)系如圖17所示。 響應(yīng)發(fā)送電路A113中所包含的發(fā)送線圈TS1 TS5與串行響應(yīng)信息包和時(shí)鐘的 傳輸信號(hào)的關(guān)系如圖18所示。 接著，參照

集成電路AIO與集成電路B20的層疊方法。
在圖19中示出集成電路AIO與集成電路B20的層疊方法。
集成電路B20層疊在集成電路A10的正上方。而且，層疊時(shí)使集成電路AIO的與
端子面相反一側(cè)的面和集成電路B20的與端子面相反一側(cè)的面接觸。并且，集成電路B20，
在以集成電路B20的中心點(diǎn)為中心沿水平方向旋轉(zhuǎn)了 180度的狀態(tài)下層疊。 據(jù)此，集成電路AIO的發(fā)送端子TQN(N為1 5的整數(shù))，位于集成電路B20的接
收端子RQN的正下方，集成電路A10的發(fā)送端子TSN (N為1 5的整數(shù))，位于集成電路B20
的接收端子RSN的正下方。 因此，使集成電路A10的所有的三維發(fā)送端子位于與該端子成對(duì)的集成電路B20 的三維接收端子的正下方，使集成電路A10的所有的三維接收端子位于與該端子成對(duì)的集 成電路B20的三維接收端子的正下方。 據(jù)此，使集成電路A10與集成電路B20形成三維耦合，從而使集成電路A10與集成 電路B20相互間可以收發(fā)串行請(qǐng)求信息包和串行響應(yīng)信息包。 另外，在集成電路A10和集成電路B20的內(nèi)部，使路由器與三維耦合電路鄰接配 置。因此，使集成電路內(nèi)的傳輸距離為最短，因而能夠?qū)殡S著信息包傳送的延遲時(shí)間減低 到最小限度。 通過按如上所述的方式構(gòu)成集成電路AIO和集成電路B20中所包含的各模塊，進(jìn) 而使集成電路B20以中心點(diǎn)為中心旋轉(zhuǎn)180度后層疊在集成電路A10上，可以取得以下的 效果。 能以少的等待時(shí)間執(zhí)行集成電路AIO內(nèi)所裝有的起動(dòng)器與集成電路B20內(nèi)所裝有
的目標(biāo)之間的傳送。而且，也容易取得許多個(gè)端子，因此也可以提高數(shù)據(jù)傳送容量。 能以少的等待時(shí)間執(zhí)行集成電路B20內(nèi)所裝有的起動(dòng)器與集成電路AIO內(nèi)所裝有
的目標(biāo)之間的傳輸。而且，也容易取得許多個(gè)端子，因此也可以提高數(shù)據(jù)傳送容量。 能夠使層疊時(shí)位于下面的集成電路A10與層疊時(shí)位于上面的集成電路B20為同一
設(shè)計(jì)。因此，與個(gè)別地設(shè)計(jì)層疊時(shí)位于下面的芯片和層疊時(shí)位于上邊的芯片時(shí)相比，能夠削
減設(shè)計(jì)成本和掩模成本。(實(shí)施方式2) 在本實(shí)施方式2中，說明安放在1個(gè)封裝外殼內(nèi)、通過三維耦合電路進(jìn)行耦合的2 個(gè)半導(dǎo)體集成電路。 圖20是表示本發(fā)明實(shí)施方式2的2個(gè)半導(dǎo)體集成電路的結(jié)構(gòu)及其連接方式的框 圖。 在本實(shí)施方式2中，說明如下情況通過將功能相同并采用同一結(jié)構(gòu)的2個(gè)半導(dǎo)體 集成電路連接而構(gòu)成與單獨(dú)使用各半導(dǎo)體集成電路時(shí)相比可以使處理能力為2倍的電路。
并且，在本實(shí)施方式2中，共用2個(gè)集成電路的時(shí)鐘，其目的是抑制因同步化、信息 包的串行化和并行化弓I起的等待時(shí)間的增加。 集成電路A210，在結(jié)構(gòu)上包括CPUA2101、 DSPA2102、 DMACA2103、存儲(chǔ)器A2104、路 由器A2105、請(qǐng)求發(fā)送電路A2106、響應(yīng)接收電路A2107、請(qǐng)求接收電路A2108、響應(yīng)發(fā)送電路 A2109和時(shí)鐘控制部A2110。 集成電路B220，在結(jié)構(gòu)上包括CPUB2121、 DSPB2122、 DMACB2123、存儲(chǔ)器B2124、路 由器B2125、請(qǐng)求接收電路B2126、響應(yīng)發(fā)送電路B2127、請(qǐng)求發(fā)送電路B2128、響應(yīng)接收電路 B2129和時(shí)鐘控制部B2130。
請(qǐng)求發(fā)送磁場(chǎng)耦合AB2141是使請(qǐng)求發(fā)送電路A2106與請(qǐng)求接收電路B2126耦合 的電感耦合。 響應(yīng)接收磁場(chǎng)耦合BA2142是使響應(yīng)接收電路A2107與響應(yīng)發(fā)送電路B2127耦合 的電感耦合。 請(qǐng)求接收磁場(chǎng)耦合BA2143是使請(qǐng)求接收電路A2108與請(qǐng)求發(fā)送電路B2128耦合 的電感耦合。 響應(yīng)發(fā)送磁場(chǎng)耦合AB2144是使響應(yīng)發(fā)送電路A2109與響應(yīng)接收電路B2129耦合 的電感耦合。 集成電路A210中所包含的CPUA2101、 DSPA2102、 DMACA2103、存儲(chǔ)器A2104和路 由器A2105，具有分別與實(shí)施方式1的CPUA101、DSPA102、DMACA103、存儲(chǔ)器A104和路由器 A105相同的功能和結(jié)構(gòu)。 集成電路B220中所包含的CPUB2121、 DSPB2122、 DMACB2123、存儲(chǔ)器B2124和路 由器B2125，具有分別與實(shí)施方式1的CPUB131、DSPB132、DMACB133、存儲(chǔ)器B134和路由器 B135相同的功能和結(jié)構(gòu)。 另外，在集成電路A210內(nèi)和集成電路B220內(nèi)傳送的請(qǐng)求信息包和響應(yīng)信息包的 格式，與實(shí)施方式1相同。 接著，參照

請(qǐng)求發(fā)送電路A2106。 請(qǐng)求發(fā)送電路A2106，是將路由器A2105發(fā)送的請(qǐng)求信息包發(fā)送到集成電路B220 的中繼電路。 圖21是表示請(qǐng)求發(fā)送電路A2106的結(jié)構(gòu)的框圖。 請(qǐng)求發(fā)送電路A2106，內(nèi)置有由個(gè)數(shù)與從路由器A2105供給的請(qǐng)求信息包發(fā)送信 號(hào)的個(gè)數(shù)相同的、即39個(gè)收發(fā)器構(gòu)成的收發(fā)器組2201 、接收器2202和微分電路2203 。收發(fā) 器組2201中所包含的各收發(fā)器，分別與從路由器A2105供給的請(qǐng)求信息包發(fā)送信號(hào)連接， 接收器2202的輸出端子，與路由器A2105的請(qǐng)求準(zhǔn)許輸入端子連接。接收器2202的輸入 端子，與微分電路2203的輸出端子連接，微分電路2203的輸入端子，與時(shí)鐘控制部A2110 輸出的時(shí)鐘信號(hào)連接。 上述收發(fā)器，功能和結(jié)構(gòu)與在實(shí)施方式1中說明過的請(qǐng)求發(fā)送電路AllO中所包含 的收發(fā)器相同。 圖22是表示微分電路2203的結(jié)構(gòu)的框圖。 微分電路2203，是由緩沖器2301 2303、反相器2304和AND電路2305構(gòu)成并使 所輸入的時(shí)鐘脈沖的上升沿變換為高電平的期間與緩沖器2301 2303及反相器2304的 延遲時(shí)間相等的正脈沖的電路。 接收器2202，與在實(shí)施方式1中說明過的響應(yīng)接收電路A111中所包含的接收器相 同。 接著，參照

響應(yīng)接收電路A2107。 響應(yīng)接收電路A2107是將集成電路B220發(fā)送的響應(yīng)信息包發(fā)送到路由器A2105 的中繼電路。 圖23是表示響應(yīng)接收電路A2107的結(jié)構(gòu)的框圖。 響應(yīng)接收電路A2107，內(nèi)置有由個(gè)數(shù)與從路由器A2105供給的響應(yīng)信息包接收用輸入端子相同的、即23個(gè)接收器構(gòu)成的接收器組2402和微分電路2403。 收發(fā)器的輸入端子，與路由器A2105的響應(yīng)準(zhǔn)許輸出端子連接。各接收器的輸出
端子，分別與路由器A2105的響應(yīng)信息包接收用輸入端子連接。微分電路2403的輸入端子
與時(shí)鐘控制部A2110輸出的時(shí)鐘信號(hào)連接，微分電路2403的輸出端子與各接收器的時(shí)鐘端
子連接。 收發(fā)器2401，與在實(shí)施方式1中說明過的請(qǐng)求發(fā)送電路AllO中所包含的收發(fā)器相 同。 接收器組2402的接收器，其功能和結(jié)構(gòu)與在實(shí)施方式1中說明過的響應(yīng)接收電路 Alll中所包含的接收器相同。 微分電路2403，功能和結(jié)構(gòu)與微分電路2203相同。 請(qǐng)求接收電路A2108，其功能和結(jié)構(gòu)與響應(yīng)接收電路A2107類似，是將集成電路 B220發(fā)送的請(qǐng)求信息包發(fā)送到路由器A2105的中繼電路。 響應(yīng)發(fā)送電路A2109是將路由器A2105發(fā)送的響應(yīng)信息包發(fā)送到集成電路B220 的中繼電路。 時(shí)鐘控制部A2110是生成集成電路A210使用的時(shí)鐘信號(hào)的電路。以下，參照附圖 說明時(shí)鐘控制部A2110。 圖24是表示的時(shí)鐘控制部A2110的結(jié)構(gòu)的框圖。 時(shí)鐘控制部A2110，在結(jié)構(gòu)上具有PLLA2501、分頻器A2502、速度選擇器A2503、時(shí) 鐘接收電路A2504、模式選擇器A2505、時(shí)鐘發(fā)送電路A2506。 PLLA2501，是從外部時(shí)鐘信號(hào)生成部2148取入外部時(shí)鐘信號(hào)、生成頻率、周期與 該外部時(shí)鐘信號(hào)相同的PLL輸出時(shí)鐘信號(hào)并將該P(yáng)LL輸出時(shí)鐘信號(hào)提供給分頻器A2502和 速度選擇器A2503的PLL(Phase Locked Loop :鎖相環(huán))電路。 分頻器A2502，是由從上述PLLA2501取入的PLL輸出時(shí)鐘信號(hào)生成頻率為該P(yáng)LL 輸出時(shí)鐘信號(hào)的二分之一的分頻時(shí)鐘，并將該分頻時(shí)鐘供給速度選擇器A2503的分頻電 路。 速度選擇器A2503，是當(dāng)從模式信號(hào)生成部2147供給的時(shí)鐘速度信號(hào)為高電平時(shí) 將上述PLL輸出時(shí)鐘提供給模式選擇器A2505、當(dāng)該時(shí)鐘速度信號(hào)為低電平時(shí)將上述分頻 時(shí)鐘提供給模式選擇器A2505的選擇電路。 模式選擇器A2505，是當(dāng)從模式信號(hào)生成部2147供給的時(shí)鐘模式信號(hào)為高電平時(shí) 將從速度選擇器A2503供給的時(shí)鐘信號(hào)提供給時(shí)鐘控制部A2110外部的時(shí)鐘樹、當(dāng)該時(shí)鐘 模式信號(hào)為低電平時(shí)將從時(shí)鐘接收電路A2504供給的時(shí)鐘信號(hào)提供給時(shí)鐘控制部A2110外 部的時(shí)鐘樹的選擇電路。 時(shí)鐘接收電路A2504，是用于從集成電路A210的外部通過三維耦合接收時(shí)鐘信號(hào) 的電路。以下，參照

時(shí)鐘接收電路A2504和時(shí)鐘發(fā)送電路A2506的結(jié)構(gòu)和動(dòng)作。
圖25是表示時(shí)鐘接收電路A2504的結(jié)構(gòu)的電路圖。 時(shí)鐘接收電路A2504，是接收集成電路B220發(fā)送的磁通并從該磁通生成集成電路 A210使用的時(shí)鐘信號(hào)的電路，在結(jié)構(gòu)上具有線圈2601、電阻2602 2603、晶體管2604 2607、 NAND電路2608 2609 、反相器2610。 線圈2601，根據(jù)磁通的變化率產(chǎn)生電位差。在本實(shí)施方式2中，當(dāng)不使線圈2601產(chǎn)生電位差時(shí)，晶體管2604為截止?fàn)顟B(tài)，晶體管2606為導(dǎo)通狀態(tài)。因此，當(dāng)不使線圈2601 產(chǎn)生電位差時(shí)，K點(diǎn)的電位為高電平。同樣地，當(dāng)不使線圈2601產(chǎn)生電位差時(shí)，晶體管2605 為截止?fàn)顟B(tài)，晶體管2607為導(dǎo)通狀態(tài)。所以，當(dāng)不使線圈2601產(chǎn)生電位差時(shí)，L點(diǎn)的電位 為高電平。 因此，當(dāng)不使線圈2601產(chǎn)生電位差時(shí)，可以保持NAND電路2608、2609的輸出值， 使NAND電路2609的輸出電平反轉(zhuǎn)的反相器2610的輸出值也可以保持。
當(dāng)施加于線圈2601的磁場(chǎng)增強(qiáng)時(shí)，使H點(diǎn)的電位變得高于J點(diǎn)的電位并使晶體 管2604變?yōu)閷?dǎo)通狀態(tài)、同時(shí)使晶體管2606變?yōu)榻刂範(fàn)顟B(tài)，另一方面，當(dāng)施加于線圈2601的 磁通減弱時(shí)，使J點(diǎn)的電位變得高于H點(diǎn)的電位并使晶體管2605變?yōu)閷?dǎo)通狀態(tài)、使晶體管 2607變?yōu)榻刂範(fàn)顟B(tài)。 因此，當(dāng)施加于線圈2601的磁場(chǎng)增強(qiáng)時(shí)，使K點(diǎn)的電位轉(zhuǎn)變?yōu)榈碗娖?，反相?610
的輸出電平轉(zhuǎn)變?yōu)楦唠娖?，?dāng)施加于線圈2601的磁通減弱時(shí)，使L點(diǎn)的電位轉(zhuǎn)變?yōu)榈碗娖剑?br> 反相器2610的輸出電平轉(zhuǎn)變?yōu)榈碗娖健?圖26是表示時(shí)鐘發(fā)送電路A2506的結(jié)構(gòu)的框圖。 時(shí)鐘發(fā)送電路A2506，是用于將上述速度選擇器A2503輸出的時(shí)鐘信號(hào)通過三維 耦合輸出到集成電路A210的外部的電路，在結(jié)構(gòu)上具有AND電路2701、線圈2702、電阻 2703。 時(shí)鐘發(fā)送電路A2506，當(dāng)時(shí)鐘模式信號(hào)為高電平時(shí)，如速度選擇器A2503輸出的 時(shí)鐘信號(hào)為高電平則產(chǎn)生磁場(chǎng)，如速度選擇器A2503輸出的時(shí)鐘信號(hào)為低電平則不產(chǎn)生磁 通。 時(shí)鐘發(fā)送電路A2506，當(dāng)時(shí)鐘模式信號(hào)為低電平時(shí)，不產(chǎn)生磁通。 接著，參照

時(shí)鐘接收電路A2504接收時(shí)鐘發(fā)送電路A2506生成的磁場(chǎng)并
生成時(shí)鐘信號(hào)時(shí)的工作。 此外，線圈2601和線圈2702上下重疊地配置，使其可以由線圈2702俘獲線圈 2601產(chǎn)生的磁通。 圖27是表示時(shí)鐘收發(fā)的狀態(tài)的時(shí)序圖。 速度選擇器A2503生成的時(shí)鐘信號(hào)通過AND電路2701供給線圈2702。因此，產(chǎn)生 與速度選擇器A2503生成的時(shí)鐘信號(hào)的電位成比例的磁場(chǎng)。 線圈2702，根據(jù)磁場(chǎng)的變化率在線圈2601的兩端產(chǎn)生電位差。當(dāng)速度選擇器 A2503生成的時(shí)鐘信號(hào)從低電平轉(zhuǎn)變?yōu)楦唠娖綍r(shí)，產(chǎn)生正向的電位差，當(dāng)速度選擇器A2503 生成的時(shí)鐘信號(hào)從高電平轉(zhuǎn)變?yōu)榈碗娖綍r(shí)，產(chǎn)生負(fù)向的電位差。 如上所述，時(shí)鐘接收電路A2504，當(dāng)線圈2702產(chǎn)生了正向的磁場(chǎng)時(shí)，輸出并保持高 電平的信號(hào)，當(dāng)線圈2702產(chǎn)生了負(fù)向的磁場(chǎng)時(shí)，輸出并保持低電平的信號(hào)。
作為結(jié)果，從時(shí)鐘接收電路A2504輸出與速度選擇器A2503生成的時(shí)鐘信號(hào)相比 延遲了時(shí)鐘發(fā)送電路A2506和時(shí)鐘接收電路A2504中所包含的電路的延遲時(shí)間的信號(hào)。
接著，說明模式信號(hào)生成部2147。模式信號(hào)生成部2147，對(duì)集成電路A210和集成 電路B220供給指定要使用的時(shí)鐘的時(shí)鐘模式信號(hào)和通知時(shí)鐘頻率的時(shí)鐘速度信號(hào)。
在本實(shí)施方式2中，模式信號(hào)生成部2147，分別對(duì)集成電路A210供給作為時(shí)鐘速 度信號(hào)的高電平信號(hào)、對(duì)集成電路B220供給作為時(shí)鐘速度信號(hào)的低電平信號(hào)。
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另外，在本實(shí)施方式2中，模式信號(hào)生成部2147，分別對(duì)集成電路A210供給作為時(shí) 鐘模式信號(hào)的高電平信號(hào)、對(duì)集成電路B220供給作為時(shí)鐘模式信號(hào)的低電平信號(hào)。
外部時(shí)鐘信號(hào)生成部2148，將外部時(shí)鐘提供給集成電路A210。
從如上所述的模式信號(hào)生成部2147和外部時(shí)鐘信號(hào)生成部2148，對(duì)集成電路 A210的時(shí)鐘樹提供由時(shí)鐘控制部A2110用外部時(shí)鐘生成的與外部時(shí)鐘的頻率相同的時(shí)鐘 信號(hào)。對(duì)集成電路B220的時(shí)鐘樹提供從集成電路A210通過三維耦合電路供給的時(shí)鐘。
此處，參照

從集成電路A210的速度選擇器A2503向集成電路B220供給 時(shí)鐘的優(yōu)點(diǎn)。 圖28是集成電路A210和集成電路B220的時(shí)鐘系統(tǒng)圖。 對(duì)集成電路A210內(nèi)部的觸發(fā)器2507，從外部時(shí)鐘信號(hào)生成部2148經(jīng)由 PLLA2501、分頻器A2502、速度選擇器A2503、時(shí)鐘發(fā)送電路A2506、時(shí)鐘接收電路A2504、時(shí) 鐘樹A2508而提供時(shí)鐘。 同樣地，對(duì)集成電路B220內(nèi)部的觸發(fā)器2907，從外部時(shí)鐘信號(hào)生成部2148經(jīng)由 PLLA2501、分頻器A2502、速度選擇器A2503、時(shí)鐘發(fā)送電路A2506、時(shí)鐘接收電路B2905、時(shí) 鐘樹2906而提供時(shí)鐘。 如上所述，在本實(shí)施方式2中，在集成電路A210和集成電路B220之間進(jìn)行信息包 的收發(fā)，因此，必須對(duì)集成電路A210的觸發(fā)器和集成電路B220的觸發(fā)器供給時(shí)鐘的延遲時(shí) 間差、即時(shí)鐘相位差小的時(shí)鐘。 時(shí)鐘相位差，如能共用時(shí)鐘傳播路徑則很容易抑制，如時(shí)鐘傳播路徑不同就很難 被抑制。 在本實(shí)施方式2中，在到達(dá)集成電路A210內(nèi)的觸發(fā)器的時(shí)鐘的傳播路徑和到達(dá)集 成電路B220內(nèi)的觸發(fā)器的時(shí)鐘的傳播路徑中，PLLA2501、分頻器A2502、速度選擇器A2503、 時(shí)鐘發(fā)送電路A2506是共用的，不同的只是時(shí)鐘接收電路A2504、時(shí)鐘樹A2508和時(shí)鐘接收 電路B2905、時(shí)鐘樹B2906。 另一方面，以往，如圖29所示，一般是將外部時(shí)鐘提供給各個(gè)芯片，因此從外部時(shí)
鐘信號(hào)生成部2148到各集成電路的時(shí)鐘信號(hào)布線、PLL、分頻器、選擇器、時(shí)鐘接收電路、時(shí)
鐘樹是完全獨(dú)立的，因此，與本發(fā)明的時(shí)鐘結(jié)構(gòu)相比，時(shí)鐘相位差的抑制要困難得多。 接著，參照

本實(shí)施方式2的數(shù)據(jù)傳送路徑的邏輯結(jié)構(gòu)。 圖30是表示本發(fā)明的集成電路A210和集成電路B220的數(shù)據(jù)傳送路徑的框圖。 如上所述，三維耦合發(fā)送電路和三維耦合接收電路的傳播延遲比時(shí)鐘周期小。 因此，如圖20所示，通過將三維耦合發(fā)送電路與各集成電路的路由器鄰接配置，
能以短的等待時(shí)間進(jìn)行橫跨多個(gè)集成電路的從起動(dòng)器到目標(biāo)的請(qǐng)求信息包傳送。 接著，參照

集成電路A210的各功能模塊在集成電路A210內(nèi)的位置。 圖31是表示集成電路A210裝有的各功能模塊在集成電路A210內(nèi)的位置的平面
布置圖。 三維收發(fā)部A3201，是由請(qǐng)求發(fā)送電路A2106、響應(yīng)接收電路A2107、請(qǐng)求接收電 路A2108、響應(yīng)發(fā)送電路A2109、時(shí)鐘控制部A2110的時(shí)鐘接受電路A2504及時(shí)鐘發(fā)送電路 A2506構(gòu)成的三維收發(fā)部。 圖32是表示的三維收發(fā)部A3201中的請(qǐng)求發(fā)送電路A2106、響應(yīng)接收電路A2107、請(qǐng)求接收電路A2108和響應(yīng)發(fā)送電路A2109的位置關(guān)系的圖。中心點(diǎn)A3301,是集成電路 A210的中心點(diǎn)。時(shí)鐘接受電路A2504和時(shí)鐘發(fā)送電路A2506的線圈，配置成使各線圈的中 心點(diǎn)對(duì)準(zhǔn)中心點(diǎn)A3301。 請(qǐng)求發(fā)送電路A2106與響應(yīng)發(fā)送電路A2109，隔著中心點(diǎn)A3301配置在點(diǎn)對(duì)稱的位 置。響應(yīng)接收電路A2107與請(qǐng)求接收電路A2108，隔著中心點(diǎn)A3301配置在點(diǎn)對(duì)稱的位置。
時(shí)鐘接受電路A2504中所包含的線圈和時(shí)鐘發(fā)送電路A2506中所包含的線圈，配 置成從芯片端子面的上方看去時(shí)使各線圈的重心與中心點(diǎn)A3301 —致。
圖33是表示時(shí)鐘發(fā)送電路A2106中所包含的發(fā)送線圈和接收線圈的結(jié)構(gòu)的圖。
圖34是表示請(qǐng)求接收電路A2108中所包含的發(fā)送線圈和接收線圈的結(jié)構(gòu)的圖。
圖35是表示響應(yīng)發(fā)送電路A2109中所包含的發(fā)送線圈和接收線圈的結(jié)構(gòu)的圖。
圖36是表示響應(yīng)接收電路A2107中所包含的發(fā)送線圈和接收線圈的結(jié)構(gòu)的圖。
CLK是時(shí)鐘接受電路A2504中所包含的線圈和時(shí)鐘發(fā)送電路A2506中所包含的發(fā) 送線圈。 在三維收發(fā)部A3201中，TQ 1隔著中心點(diǎn)A3301配置在與TS 1點(diǎn)對(duì)稱的位置，RQ1 隔著中心點(diǎn)A3301配置在與RS1點(diǎn)對(duì)稱的位置。以下，同樣地，TQ 'N'端子(N為2 39 的整數(shù))與TS 'M'端子(M為2 23的整數(shù))，隔著中心點(diǎn)A3301相互配置在點(diǎn)對(duì)稱的位 置，RQ 'N'端子(N為2 39的整數(shù))與RS 'M'端子(M為2 23的整數(shù))，隔著中心點(diǎn) A3301相互配置在點(diǎn)對(duì)稱的位置。 接著，參照

集成電路A210與集成電路B220的層疊方法。
圖37是表示集成電路A210與集成電路B220的層疊方法的圖。
集成電路B220，層疊在集成電路A210的正上方。 集成電路A210和集成電路B220，具有端子面和其內(nèi)側(cè)的非端子面。在端子面上， 連接焊線和微小凸塊。層疊時(shí)使集成電路A210的非端子面與集成電路B220的非端子面接 觸。并且，集成電路B220，在以集成電路B220的中心點(diǎn)為中心沿水平方向旋轉(zhuǎn)了 180度的 狀態(tài)下層疊。 據(jù)此，集成電路A210的TQ 'N' (N為1 39的整數(shù))端子，位于集成電路B220的 RQ 'N'端子的正下方，集成電路A210的TS 'M' (M為1 23的整數(shù))端子，位于集成電路 B220的RS 'M'端子的正下方。并且，使集成電路B220的CLK端子與集成電路B220的CLK 端子重合。 因此，集成電路A210的所有的三維發(fā)送端子，和通過與該端子的電感耦合而進(jìn)行 通信的集成電路B220的三維接收端子重合，集成電路A210的所有的三維接收端子，和通過 與該端子的電感耦合進(jìn)行通信的集成電路B220的三維發(fā)送端子重合。
據(jù)此，使集成電路A210與集成電路B220形成三維耦合，從而使集成電路A210與 集成電路B220相互間可以收發(fā)串行請(qǐng)求信息包和串行響應(yīng)信息包。 通過按如上所述的方式構(gòu)成集成電路A210和集成電路B220并進(jìn)而使集成電路 B220以中心點(diǎn)為中心旋轉(zhuǎn)180度后層疊在集成電路A210上，可以取得以下的效果。
能以短的等待時(shí)間執(zhí)行集成電路A210內(nèi)所裝有的起動(dòng)器與集成電路B220內(nèi)所裝 有的目標(biāo)之間的傳送。而且，也能以短的等待時(shí)間執(zhí)行集成電路B220內(nèi)所裝有的起動(dòng)器與 集成電路A210內(nèi)所裝有的目標(biāo)之間的傳送。
能夠使層疊時(shí)位于下面的集成電路A210與層疊時(shí)位于上面的集成電路B220為同 樣的設(shè)計(jì)。因此，與個(gè)別地設(shè)計(jì)層疊時(shí)位于下面的芯片和層疊時(shí)位于上邊的芯片時(shí)相比，可 以削減設(shè)計(jì)成本和掩模成本。 由于能夠很容易地減小集成電路A210和集成電路B220的時(shí)鐘相位差，使集成電 路A210和集成電路B220之間的傳送采用同步傳送方式進(jìn)行時(shí)的工作頻率極限值提高。因 此，即使將集成電路A210和集成電路B220之間的傳送吞吐量提高時(shí)，也不需要采用非同步 傳送方式或源同步傳送方式，因而能夠取消這些方式所需的用于定時(shí)補(bǔ)償?shù)男畔抨?duì)等 待處理，能夠減少電路安裝數(shù)并降低芯片制造成本。
(實(shí)施方式3) 在本實(shí)施方式3中，說明安放在1個(gè)封裝外殼內(nèi)并通過三維耦合進(jìn)行耦合的2個(gè) 半導(dǎo)體集成電路。 圖38是表示本實(shí)施方式3的半導(dǎo)體集成電路的結(jié)構(gòu)及其連接方式的框圖。
在本實(shí)施方式3中，使SoC(System on a Chip :芯片系統(tǒng))連接多個(gè)存儲(chǔ)器，其目 的是提高SoC的存儲(chǔ)器訪問能力并提高SoC的處理能力。在本實(shí)施方式3中，集成電路40， 具有從硬盤讀出被壓縮后的圖像數(shù)據(jù)和圖形繪圖指令、根據(jù)該數(shù)據(jù)和該指令生成顯示數(shù)據(jù) 并顯示在顯示裝置上的功能。 集成電路40，在結(jié)構(gòu)上具有CPUA4001、 ATAA4002、三維收發(fā)部A4003、電橋電路 A4004、路由器A4005、 DMACA4006、 DMACB4011 、譯碼器B4012、三維收發(fā)部B4013、電橋電路 B4014、路由器B4015、DMACC4021、繪圖部C4022、三維收發(fā)部C4023、電橋電路C4024、路由器 C4025、顯示部D4032、三維收發(fā)部D4033、電橋電路D4034、路由器D4035、全局路由器4041。
CPUA4001是通過路由器A4005訪問存儲(chǔ)器A41并執(zhí)行該存儲(chǔ)器內(nèi)所保存著的程序 從而進(jìn)行集成電路40的總體控制的處理器。集成電路40內(nèi)的訪問，與實(shí)施方式1中的集 成電路A10內(nèi)的訪問同樣地，利用通過由請(qǐng)求訪問的模塊發(fā)送包含訪問請(qǐng)求的請(qǐng)求信息包 并由接收到訪問請(qǐng)求的模塊對(duì)請(qǐng)求訪問的模塊發(fā)送包含訪問響應(yīng)的響應(yīng)信息包完成的分 割協(xié)議來進(jìn)行。 ATAA4002是控制硬盤的控制電路，將從該硬盤讀出的數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器A41內(nèi)。
DMACA4006，是與路由器A4005連接并進(jìn)行從存儲(chǔ)器A41到存儲(chǔ)器B42和存儲(chǔ)器 C43的數(shù)據(jù)復(fù)制的DMA控制器。 三維收發(fā)部A4003是在路由器A4005和存儲(chǔ)器A41之間收發(fā)請(qǐng)求信息包和響應(yīng)信 息包的中繼電路。 三維收發(fā)部B4013是在路由器B4015和存儲(chǔ)器B42之間收發(fā)請(qǐng)求信息包和響應(yīng)信 息包的中繼電路。 三維收發(fā)部C4023是在路由器C4025和存儲(chǔ)器C43之間收發(fā)請(qǐng)求信息包和響應(yīng)信 息包的中繼電路。 三維收發(fā)部D4033是在路由器D4035和存儲(chǔ)器D44之間收發(fā)請(qǐng)求信息包和響應(yīng)信 息包的中繼電路。 三維收發(fā)部A4003、三維收發(fā)部B4013、三維收發(fā)部C4023和三維收發(fā)部D4033，分 別包含實(shí)施方式1中說明過的串行化電路1A106、并行化電路1A107、并行化電路2A108、串 行化電路2A109、請(qǐng)求發(fā)送電路A110、響應(yīng)接收電路A111、請(qǐng)求接收電路A112和響應(yīng)發(fā)送電
18路A113。 電橋電路A4004、電橋電路B4014、電橋電路C4024、電橋電路D4034，是分別與路由 器A4005、路由器B4015、路由器C4025、路由器D4035連接并在各路由器與全局路由器4041 之間對(duì)請(qǐng)求信息包和響應(yīng)信息包進(jìn)行中繼的中繼電路。 DMACB4011是與路由器B4015連接并進(jìn)行從存儲(chǔ)器B42到存儲(chǔ)器C43和存儲(chǔ)器D44 的數(shù)據(jù)復(fù)制的DMA控制器。 譯碼器B4012是將存儲(chǔ)器B42中所存儲(chǔ)的壓縮數(shù)據(jù)壓縮后生成圖像數(shù)據(jù)并將該圖 像數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器B42內(nèi)的圖像譯碼電路。 DMACC4021是與路由器C4025連接并進(jìn)行從存儲(chǔ)器C43到存儲(chǔ)器D44的數(shù)據(jù)復(fù)制 的DMA控制器。 繪圖部C4022是讀出存儲(chǔ)器C43中所存儲(chǔ)的繪圖指令、根據(jù)該繪圖指令生成圖形 對(duì)象并將該圖形對(duì)象存儲(chǔ)在存儲(chǔ)器C43內(nèi)的圖形加速器。 顯示部D4032，是讀出存儲(chǔ)器D44中所存儲(chǔ)的顯示數(shù)據(jù)并將該顯示數(shù)據(jù)輸出到顯 示裝置的顯示控制器。 全局路由器4041是在路由器A4005、路由器B4015、路由器C4025、路由器D4035之
間進(jìn)行請(qǐng)求信息包和響應(yīng)信息包的中繼的中繼電路。 接著，說明存儲(chǔ)器A41 、存儲(chǔ)器B42 、存儲(chǔ)器C43 、存儲(chǔ)器D44 。 存儲(chǔ)器A41 、存儲(chǔ)器B42 、存儲(chǔ)器C43 、存儲(chǔ)器D44，是結(jié)構(gòu)相同、功能相同的存儲(chǔ)器。
各存儲(chǔ)器具有三維收發(fā)部、控制部和存儲(chǔ)單元，從集成電路40接收請(qǐng)求信息包， 根據(jù)該請(qǐng)求信息包的內(nèi)容進(jìn)行訪問，并將該訪問結(jié)果作為響應(yīng)信息包發(fā)送到集成電路40。
通過像圖38那樣與各路由器鄰接地連接三維收發(fā)部并將存儲(chǔ)器與三維收發(fā)部直 接連接，可以縮短從集成電路內(nèi)部的起動(dòng)器到各存儲(chǔ)器的訪問等待時(shí)間。而且，還能夠?qū)⑷?局路由器4041中繼的請(qǐng)求信息包和響應(yīng)信息包的量減小到最低量，并能夠?qū)?gòu)成全局路 由器4041的電路和布線量以及全局路由器4041的功耗減小到最低限度。
上述集成電路40的優(yōu)點(diǎn)，通過使集成電路40所裝有的各模塊按如下方式協(xié)同工 作可以更為顯著地取得。以下，說明集成電路40的工作。 ATAA4002，將從硬盤讀出的數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器A41內(nèi)，CPUA4001識(shí)別該所存儲(chǔ)的 數(shù)據(jù)的類型，如果該所存儲(chǔ)的數(shù)據(jù)是壓縮圖像數(shù)據(jù)，就用DMACA4006復(fù)制到存儲(chǔ)器B42，如 果是圖形指令，就用DMACA4006復(fù)制到存儲(chǔ)器C43。 譯碼器B4012生成的圖像數(shù)據(jù)，由與該譯碼器B4012連接于同一個(gè)路由器B4015
的DMACB4011復(fù)制到存儲(chǔ)器D44，進(jìn)而由顯示部D4032讀出而發(fā)送到顯示裝置。 繪圖部C4022生成的圖像數(shù)據(jù)，由與該繪圖部C4022連接于同一個(gè)路由器C4025
的DMACC4021復(fù)制到存儲(chǔ)器D44，進(jìn)而由顯示部D4032讀出而發(fā)送到顯示裝置。 如上所述，通過將DMAC與各路由器連接，能高效率地執(zhí)行存儲(chǔ)器間的數(shù)據(jù)復(fù)制。在上述工作中，ATAA4002、譯碼器B4012、繪圖部C4022、顯示部D4032，只對(duì)各自的
最近的存儲(chǔ)器進(jìn)行訪問。因此，ATAA4002、譯碼器B4012、繪圖部C4022、顯示部D4032不經(jīng)
由全局路由器4041。 ATAA4002、譯碼器B4012、繪圖部C4022生成的數(shù)據(jù)，由與這些模塊連接于同一個(gè) 路由器的DMAC讀出，并復(fù)制到DMA傳送目標(biāo)的存儲(chǔ)器。在這些存儲(chǔ)器復(fù)制動(dòng)作中，讀出訪問的信息包傳送路徑，與寫入訪問的信息包傳送路徑相比，通過的模塊數(shù)少因而短，所以讀出 訪問是高速的。由于讀出訪問是高速的，易于提高DMA傳送的吞吐量。讀出訪問為高速時(shí) 易于提高DMA傳送的吞吐量的原因在于，寫入訪問通過延遲寫入就能掩蓋訪問等待時(shí)間， 但讀出訪問如果不用響應(yīng)信息包將讀出數(shù)據(jù)返回就不能完成。為提高讀出訪問的吞吐量， 必須增大讀出訪問的訪問單位，但為增大訪問單位就需要保持信息包隊(duì)列等大量讀出數(shù)據(jù) 的電路因而使電路成本提高。就是說，吞吐量與成本存在著折衷關(guān)系。
按照如上所述的實(shí)施方式3，能夠?qū)崿F(xiàn)以下的效果。 通過將三維耦合電路與局部路由器直接連接，能夠縮短模塊的訪問等待時(shí)間，并 能將經(jīng)由全局路由器的訪問減少到最低限度，因此能夠減少全局路由器的電路成本。
通過將DMAC與局部路由器結(jié)合，很容易提高存儲(chǔ)器間的復(fù)制的吞吐量。
在本實(shí)施方式3中示出了包含CPU等的集成電路與存儲(chǔ)器的連接，但有時(shí)也用與 實(shí)施方式3相同的三維收發(fā)部連接不是存儲(chǔ)器的多個(gè)集成電路。連接的集成電路，有時(shí)是 相同的集成電路，有時(shí)也可以是不同的集成電路。能以低功耗進(jìn)行多個(gè)集成電路間的通信， 并能夠?qū)⒃谝粋€(gè)集成電路上集成的功能分為多個(gè)集成電路進(jìn)行安裝。作為一例有通用的處 理器與專用產(chǎn)品的ASIC(專用集成電路)的連接等。能夠提高成品率或以每種功能的不同 工藝進(jìn)行制造，因而關(guān)系到成本的削減和性能的提高。 以上，根據(jù)其實(shí)施方式具體說明了由本發(fā)明人完成的發(fā)明，但本發(fā)明并不限定于 上述實(shí)施方式，在不脫離其主旨的范圍內(nèi)當(dāng)然可以進(jìn)行各種變更。
權(quán)利要求
一種半導(dǎo)體集成電路，其特征在于，包括通過三維耦合發(fā)送時(shí)鐘信號(hào)的三維耦合時(shí)鐘發(fā)送電路；和通過三維耦合接收時(shí)鐘信號(hào)的三維耦合時(shí)鐘接收電路。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于 包括時(shí)鐘輸入端子和模式信號(hào)輸入端子，還包括如下裝置根據(jù)從上述模式信號(hào)輸入端子提供的信號(hào)而在從上述三維耦合時(shí)鐘 接收電路接收到的時(shí)鐘和從上述時(shí)鐘輸入端子輸入的時(shí)鐘之中選擇任一者的裝置。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于 上述三維耦合時(shí)鐘接收電路包含接收線圈， 上述三維耦合時(shí)鐘發(fā)送電路包含發(fā)送線圈，在上述半導(dǎo)體集成電路中，上述接收線圈的中心點(diǎn)和上述發(fā)送線圈的中心點(diǎn)被配置在 同一位置上。
4. 一種半導(dǎo)體器件，其特征在于 層疊有多個(gè)權(quán)利要求1所述的半導(dǎo)體集成電路。
全文摘要
本發(fā)明提供一種互連結(jié)構(gòu)技術(shù)，其在芯片間利用三維耦合技術(shù)收發(fā)通過內(nèi)置于半導(dǎo)體芯片的互連所傳送的信息包，從而有效地進(jìn)行從半導(dǎo)體芯片所裝有的IP對(duì)另一個(gè)半導(dǎo)體芯片所裝有的IP的訪問。本發(fā)明的半導(dǎo)體集成電路，其包括通過三維耦合發(fā)送時(shí)鐘信號(hào)的三維耦合時(shí)鐘發(fā)送電路；和通過三維耦合接收時(shí)鐘信號(hào)的三維耦合時(shí)鐘接收電路。
文檔編號(hào)G06F13/40GK101714128SQ20091022605
公開日2010年5月26日 申請(qǐng)日期2008年7月11日 優(yōu)先權(quán)日2007年7月26日
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