專利名稱：一種數(shù)據(jù)通信方法及一種數(shù)據(jù)通信裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種數(shù)據(jù)通信方法及一種數(shù)據(jù)通信裝置。
背景技術(shù)：
數(shù)字信號(hào)處理硬件平臺(tái)中常用的CE(Computational Element,計(jì)算單元)有 GPP (General Purpose Processor,通用處理器)、DSP (Digital SignalProcessing，數(shù)字信 號(hào)處理器)、FPGA (Field-Programmable Gate Array,現(xiàn)場(chǎng)可編程邏輯門陣列)等，現(xiàn)有技 術(shù)GPP、 DSP和FPGA之間進(jìn)行數(shù)據(jù)通信的方法有三種。 現(xiàn)有技術(shù)一 中，如圖1 ， GPP上的算法組件1和算法組件2......算法組件n分別
通過CORBA軟總線與Modem邏輯設(shè)備數(shù)據(jù)通信，該Modem邏輯設(shè)備通過專有的驅(qū)動(dòng)接口分 別與DSP、FPGA數(shù)據(jù)通信，DSP和FPGA之間也可以通過專有的驅(qū)動(dòng)接口進(jìn)行通信。由于DSP 和FPGA上的算法組件是作為一個(gè)大的模塊耦合在一起，則DSP和FPGA上的算法組件的可 重用性比較差。 現(xiàn)有技術(shù)二中，如圖2 ， GPP上的算法組件1和算法組件2......算法組件n分別
通過CORBA軟總線與DSP上的算法組件A、算法組件B及FPGA上的算法組件C、算法組件D 數(shù)據(jù)通信，DSP上的算法組件也可以通過COBRA軟總線與FPGA上的算法組件進(jìn)行數(shù)據(jù)通信。 在實(shí)現(xiàn)過程中，在DSP和FPGA上分別運(yùn)行CORBA中間件，且GPP上的算法組件、DSP和FPGA 上的算法組件都做成COBRA組件，這些COBRA組件之間通過COBRA軟總線進(jìn)行數(shù)據(jù)通信。但 由于COBRA中間件需要消耗大量的系統(tǒng)資源，所以在DSP和FPGA上運(yùn)行COBRA中間件會(huì)導(dǎo) 致DSP和FPGA的運(yùn)行效率低、反應(yīng)慢的問題，且COBRA中間件比較昂貴、成本比較高。 現(xiàn)有技術(shù)三中，如圖3， GPP上的算法組件1和算法組件2......算法組件n分別
通過專有的驅(qū)動(dòng)接口與DSP和FPGA數(shù)據(jù)通信，DSP與FPGA之間也可以通過專有的驅(qū)動(dòng)接 口進(jìn)行數(shù)據(jù)通信。但由于DSP和FPGA上的算法組件是作為一個(gè)大的模塊耦合在一起，算法 組件的可重用性差。另外GPP、DSP、FPGA上的算法組件是直接訪問硬件信息，如果更換硬件 平臺(tái)，則需要對(duì)算法組件進(jìn)行相應(yīng)的修改，導(dǎo)致算法組件的可移植性差。

發(fā)明內(nèi)容
本發(fā)明提供了一種數(shù)據(jù)通信方法及一種數(shù)據(jù)通信裝置，可以提高處理器中的算法 組件的可重用性及可移植性。
本發(fā)明的技術(shù)方案是一種數(shù)據(jù)通信裝置，其特征在于，包括第一通信裝置和第
二通信裝置，所述第一通信裝置包括第一數(shù)據(jù)連接模塊、第一發(fā)送接收模塊、第一處理模塊
和第一存儲(chǔ)模塊，所述第二通信裝置包括第二數(shù)據(jù)連接模塊、第二發(fā)送接收模塊、第二處理
模塊和第二存儲(chǔ)模塊；所述第一發(fā)送接收模塊和所述第二發(fā)送接收模塊連接； 第一存儲(chǔ)模塊存儲(chǔ)有第一路由表及接口函數(shù)，該第一路由表為算法組件的邏輯地
址與處理器的對(duì)應(yīng)關(guān)系； 第二存儲(chǔ)模塊存儲(chǔ)有第二路由表及接口函數(shù)，該第二路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系； 第一發(fā)送接收模塊根據(jù)所述第一存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與所述第一處理器中的算法組件的數(shù)據(jù)連接；第二發(fā)送接收模塊，根據(jù)所述第二存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與所述第二處理器中的算法組件的數(shù)據(jù)連接； 第一發(fā)送接收模塊在建立與所述第一處理器中的算法組件的數(shù)據(jù)連接后，接收所述第一處理器中的第一算法組件發(fā)送的第一數(shù)據(jù)包，該第一數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和該第一數(shù)據(jù)包的目的邏輯地址，該第一數(shù)據(jù)包的目的邏輯地址為接收所述第一數(shù)據(jù)包的算法組件的邏輯地址；及接收第二發(fā)送接收模塊發(fā)送的所述第二處理器中的第二算法組件發(fā)送的第二數(shù)據(jù)包，該第二數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和該第二數(shù)據(jù)包的目的邏輯地址，該第二數(shù)據(jù)包的目的邏輯地址為接收所述第二數(shù)據(jù)包的算法組件的邏輯地址；并將所述第一數(shù)據(jù)包和第二數(shù)據(jù)包發(fā)送給所述第一處理模塊； 第一處理模塊，與所述第一發(fā)送接收模塊連接，用于解析所述第一數(shù)據(jù)包，獲取所述第一數(shù)據(jù)包的目的邏輯地址，查詢所述第一路由表，在所述第一數(shù)據(jù)包的目的邏輯地址和所述第二處理器中的算法組件的邏輯地址一致時(shí)，通知所述第一發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到所述第二發(fā)送接收模塊；及解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的
目的邏輯地址，查詢所述第一處理器中的算法組件的邏輯地址，通知所述第一發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址一致的第一處理器中的算法組件； 第二發(fā)送接收模塊在建立與所述第二處理器中的算法組件的數(shù)據(jù)連接后，接收所
述第二處理器中的第二算法組件發(fā)送的第二數(shù)據(jù)包；及接收所述第一發(fā)送接收模塊發(fā)送的
所述第一數(shù)據(jù)包；并將所述第一數(shù)據(jù)包和第二數(shù)據(jù)包發(fā)送給所述第二處理模塊； 第二處理模塊，與所述第二發(fā)送接收模塊連接，用于解析所述第一數(shù)據(jù)包，獲取所
述第一數(shù)據(jù)包的目的邏輯地址，查詢所述第二處理器中的算法組件的邏輯地址，通知所述
第二發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到與所述第一數(shù)據(jù)包的目的邏輯地址一致的第
二處理器中的算法組件；及解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯地址，查
詢所述第二路由表，在所述第二數(shù)據(jù)包的目的邏輯地址和所述第一處理器中的算法組件的
邏輯地址一致時(shí)，通知所述第二發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到所述第一發(fā)送接收模塊。 本發(fā)明另外一種數(shù)據(jù)通信裝置，包括第一數(shù)據(jù)連接模塊、第一發(fā)送接收模塊、第一處理模塊和第一存儲(chǔ)模塊； 第一存儲(chǔ)模塊存儲(chǔ)有第一路由表及接口函數(shù)，該第一路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系； 第一發(fā)送接收模塊根據(jù)所述第一存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與第一處理器中的算法組件的數(shù)據(jù)連接； 第一發(fā)送接收模塊在建立與所述第一處理器中的算法組件的數(shù)據(jù)連接后，接收所述第一處理器中的第一算法組件發(fā)送的第一數(shù)據(jù)包，該第一數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和第一數(shù)據(jù)包的目的邏輯地址，該第一數(shù)據(jù)包的目的邏輯地址為接收所述第一數(shù)據(jù)包的算法組件的邏輯地址；及接收第二處理器中的第二算法組件通過第二發(fā)送接收模塊發(fā)送的第二數(shù)據(jù)包，該第二數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和第二數(shù)據(jù)包的目的邏輯地址，該第二數(shù)據(jù)包的目的邏輯地址為接收所述第二數(shù)據(jù)包的算法組件的邏輯地址；并將所述第一數(shù)據(jù)包和第二數(shù)據(jù)包發(fā)送給所述第一處理模塊； 第一處理模塊，與所述第一發(fā)送接收模塊連接，用于解析所述第一數(shù)據(jù)包，獲取所述第一數(shù)據(jù)包的目的邏輯地址，查詢所述第一路由表，在所述第一數(shù)據(jù)包的目的邏輯地址和第二處理器中的算法組件的邏輯地址一致時(shí)，通知所述第一發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到所述第二發(fā)送接收模塊；及解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯地址，查詢所述第一處理器中的算法組件的邏輯地址，通知所述第一發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址一致的第一處理器中的算法組件。 本發(fā)明又一種數(shù)據(jù)通信裝置，包括存儲(chǔ)模塊，用于存儲(chǔ)路由表及接口函數(shù)，該路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系； 發(fā)送接收模塊，與所述存儲(chǔ)模塊連接，用于根據(jù)所述存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與至少兩個(gè)處理器中的算法組件的數(shù)據(jù)連接；在建立所述數(shù)據(jù)連接后，接收其中一個(gè)處理器中的第一算法組件發(fā)送的數(shù)據(jù)包，該數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和該數(shù)據(jù)包的目的邏輯地址，該數(shù)據(jù)包的目的邏輯地址為接收該數(shù)據(jù)包的算法組件的邏輯地址；并將該數(shù)據(jù)包發(fā)送給處理模塊； 處理模塊，分別與所述存儲(chǔ)模塊和發(fā)送接收模塊連接，用于解析所述數(shù)據(jù)包，獲取
所述數(shù)據(jù)包的目的邏輯地址；查詢所述路由表，在所述數(shù)據(jù)包的目的邏輯地址和對(duì)應(yīng)的處
理器中的算法組件的邏輯地址一致時(shí)，通知所述發(fā)送接收模塊將所述數(shù)據(jù)包發(fā)送到所述對(duì)
應(yīng)的處理器中的算法組件。 —種數(shù)據(jù)通信方法，包括 通過存儲(chǔ)的接口函數(shù)分別建立與至少兩個(gè)處理器中的算法組件的數(shù)據(jù)連接；
接收其中一個(gè)處理器中的第一算法組件發(fā)送的數(shù)據(jù)包，該數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和該數(shù)據(jù)包的目的邏輯地址，該數(shù)據(jù)包的目的邏輯地址為接收該數(shù)據(jù)包的算法組件的邏輯地址； 解析所述數(shù)據(jù)包，獲取該數(shù)據(jù)包的目的邏輯地址，查詢預(yù)先建立的路由表，該路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系； 在所述數(shù)據(jù)包的目的邏輯地址和對(duì)應(yīng)的處理器中的算法組件的邏輯地址一致時(shí)，
將所述數(shù)據(jù)包發(fā)送到所述對(duì)應(yīng)的處理器中的算法組件。 本發(fā)明另外一種數(shù)據(jù)通信方法，包括 接收所述第一處理器中的第一算法組件發(fā)送的第一數(shù)據(jù)包，該第一數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和第一數(shù)據(jù)包的目的邏輯地址，該第一數(shù)據(jù)包的目的邏輯地址為接收該第一數(shù)據(jù)包的算法組件的邏輯地址； 解析所述第一數(shù)據(jù)包，獲取該第一數(shù)據(jù)包的目的邏輯地址，查詢預(yù)先建立的路由表，該路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系； 在所述第一數(shù)據(jù)包的目的邏輯地址和對(duì)應(yīng)的處理器中的算法組件的邏輯地址一致時(shí)，將所述第一數(shù)據(jù)包發(fā)送到所述對(duì)應(yīng)的處理器中的算法組件； 接收第二處理器發(fā)送的第二數(shù)據(jù)包，該第二數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和所述第二數(shù)據(jù)包的目的邏輯地址，該第二數(shù)據(jù)包的目的邏輯地址為接收該第二數(shù)據(jù)包的算法組件的邏輯地址； 解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯地址；將該第二數(shù)據(jù)包發(fā)
送到與所述第二數(shù)據(jù)包的目的邏輯地址一致的所述第一處理器中的算法組件。 本發(fā)明數(shù)據(jù)通信方法及數(shù)據(jù)通信裝置，數(shù)據(jù)通信裝置可以根據(jù)存儲(chǔ)的接口函數(shù)建
立與不同處理器中的算法組件的數(shù)據(jù)連接，則不同處理器中的算法組件之間可以通過本發(fā)
明的數(shù)據(jù)通信裝置建立數(shù)據(jù)連接，在更換處理器硬件平臺(tái)時(shí)不需要對(duì)處理器中的算法組件
本身進(jìn)行修改，只需調(diào)整相應(yīng)的存儲(chǔ)的接口函數(shù)即可，可以提高處理器中的算法組件的可
移植性。另外由于可以把處理器中的算法程序分為多個(gè)相對(duì)獨(dú)立的小粒度的算法組件，由
于該小粒度的算法組件功能單一，便于算法組件的重用，這樣當(dāng)需要用到處理器中的某個(gè)
算法組件時(shí)可以只調(diào)用該算法組件，提高了處理器中的算法組件的可重用性。


圖1是現(xiàn)有技術(shù)一中GPP、 DSP和FPGA之間數(shù)據(jù)通信的結(jié)構(gòu)原理圖； 圖2是現(xiàn)有技術(shù)二中GPP、 DSP和FPGA之間數(shù)據(jù)通信的結(jié)構(gòu)原理圖； 圖3是現(xiàn)有技術(shù)三中GPP、 DSP和FPGA之間數(shù)據(jù)通信的結(jié)構(gòu)原理圖； 圖4是本發(fā)明數(shù)據(jù)通信裝置在一實(shí)施例中的結(jié)構(gòu)框圖； 圖5是本發(fā)明數(shù)據(jù)通信裝置在又一實(shí)施例中的結(jié)構(gòu)框圖； 圖6是本發(fā)明數(shù)據(jù)通信方法在一實(shí)施例中的流程框圖； 圖7是本發(fā)明數(shù)據(jù)通信方法在又一實(shí)施例中的流程框圖； 圖8是本發(fā)明GPP、 DSP和FPGA之間數(shù)據(jù)通信的結(jié)構(gòu)原理圖。
具體實(shí)施例方式
本發(fā)明數(shù)據(jù)通信方法及數(shù)據(jù)通信裝置，數(shù)據(jù)通信裝置可以根據(jù)存儲(chǔ)的接口函數(shù)建
立與不同處理器中的算法組件的數(shù)據(jù)連接，則不同處理器中的算法組件之間可以通過本發(fā)
明的數(shù)據(jù)通信裝置建立數(shù)據(jù)連接，在更換處理器硬件平臺(tái)時(shí)不需要對(duì)處理器中的算法組件
本身進(jìn)行修改，只需調(diào)整相應(yīng)的存儲(chǔ)的接口函數(shù)即可，可以提高處理器中的算法組件的可
移植性。另外由于可以把處理器中的算法程序分為多個(gè)相對(duì)獨(dú)立的小粒度的算法組件，由
于該小粒度的算法組件功能單一，便于算法組件的重用，這樣當(dāng)需要用到處理器中的某個(gè)
算法組件時(shí)可以只調(diào)用該算法組件，提高了處理器中的算法組件的可重用性。 下面結(jié)合附圖對(duì)本發(fā)明的實(shí)施例做一詳細(xì)的闡述。 實(shí)施例一 該實(shí)施例中，本發(fā)明的數(shù)據(jù)通信裝置，如圖5，包括第一通信裝置和第二通信裝置，所述第一通信裝置包括第一數(shù)據(jù)連接模塊、第一發(fā)送接收模塊、第一處理模塊和第一存儲(chǔ)模塊，所述第二通信裝置包括第二數(shù)據(jù)連接模塊、第二發(fā)送接收模塊、第二處理模塊和第二存儲(chǔ)模塊；所述第一發(fā)送接收模塊和所述第二發(fā)送接收模塊連接； 第一存儲(chǔ)模塊存儲(chǔ)有第一路由表及接口函數(shù)，該第一路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系；每個(gè)處理器中包括多個(gè)算法組件，根據(jù)該第一路由表可以查到與算法組件的邏輯地址對(duì)應(yīng)的處理器； 第二存儲(chǔ)模塊存儲(chǔ)有第二路由表及接口函數(shù)，該第二路由表為第二處理器中的算
9法組件的邏輯地址與其他處理器的對(duì)應(yīng)關(guān)系；每個(gè)處理器中包括多個(gè)算法組件，根據(jù)該第二路由表可以查到與算法組件的邏輯地址對(duì)應(yīng)的處理器； 第一發(fā)送接收模塊根據(jù)所述第一存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與第一處理器中的算法組件的數(shù)據(jù)連接；第二發(fā)送接收模塊，根據(jù)所述第二存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與第二處理器中的算法組件的數(shù)據(jù)連接；在該第一處理器及第二處理器中都有很多小粒度的算法組件，每個(gè)算法組件的功能單一，第一處理器中的算法組件可以調(diào)用所述第一存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)，通過該接口函數(shù)第一發(fā)送接收模塊可以建立與第一處理器中的算法組件的數(shù)據(jù)連接；第二處理器中的算法組件可以調(diào)用所述第二存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)，通過該接口函數(shù)第二發(fā)送接收模塊可以建立與第二處理器中的算法組件的數(shù)據(jù)連接；另外，在一實(shí)施例中，該第一處理器和第二處理器可以為GPP ; 所述第一處理器中的第一算法組件將其構(gòu)造的第一數(shù)據(jù)包通過第一通信裝置和第二通信裝置發(fā)送到第二處理器中的相應(yīng)的算法組件的數(shù)據(jù)通信過程如下
第一發(fā)送接收模塊在建立與所述第一處理器中的算法組件的數(shù)據(jù)連接后，接收所述第一處理器中的第一算法組件發(fā)送的第一數(shù)據(jù)包，并將該第一數(shù)據(jù)包發(fā)送給所述第一處理模塊；該第一數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和所述第一數(shù)據(jù)包的目的邏輯地址，該第一數(shù)據(jù)包的目的邏輯地址為接收該第一數(shù)據(jù)包的算法組件的邏輯地址，即為該第一數(shù)據(jù)包要到達(dá)的算法組件的邏輯地址；所述業(yè)務(wù)數(shù)據(jù)可以為算法組件輸出的數(shù)據(jù)，邏輯地址可以為算法組件的標(biāo)識(shí)信息；在一實(shí)施例中，所述第一數(shù)據(jù)包還可以包括業(yè)務(wù)數(shù)據(jù)及第一數(shù)據(jù)包的目的邏輯地址所在的字節(jié)數(shù)信息，這樣第一處理模塊在解析所述第一數(shù)據(jù)包時(shí)可以根據(jù)字節(jié)數(shù)信息很方便的獲取第一數(shù)據(jù)包的目的邏輯地址；當(dāng)然也可以按預(yù)定格式來設(shè)定第一數(shù)據(jù)包的目的邏輯地址和業(yè)務(wù)數(shù)據(jù)所在的字節(jié)數(shù)信息，這樣在解析時(shí)根據(jù)預(yù)定格式即可獲取第一數(shù)據(jù)包的目的邏輯地址； 第一處理模塊，與所述第一發(fā)送接收模塊連接，用于解析所述第一數(shù)據(jù)包，獲取所述第一數(shù)據(jù)包的目的邏輯地址，查詢所述第一路由表，在所述第一數(shù)據(jù)包的目的邏輯地址和所述第二處理器中的算法組件的邏輯地址一致時(shí)，通知所述第一發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到所述第二發(fā)送接收模塊；所述第二發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到所述第二處理模塊； 第二處理模塊，與所述第二發(fā)送接收模塊連接，用于解析所述第一數(shù)據(jù)包，獲取所述第一數(shù)據(jù)包的目的邏輯地址，查詢所述第二處理器中的算法組件的邏輯地址，通知所述第二發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到與所述第一數(shù)據(jù)包的目的邏輯地址一致的第二處理器中的算法組件。 所述第二處理器中的第二算法組件將其構(gòu)造的第二數(shù)據(jù)包通過第二通信裝置和
第一通信裝置發(fā)送到第一處理器中的相應(yīng)的算法組件的數(shù)據(jù)通信過程如下 所述第二發(fā)送接收模塊在建立與第二處理器中的算法組件的數(shù)據(jù)連接后，接收所
述第二處理器中的第二算法組件發(fā)送的第二數(shù)據(jù)包，并將該第二數(shù)據(jù)包發(fā)送給所述第二處
理模塊；該第二數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和第二數(shù)據(jù)包的目的邏輯地址，該第二數(shù)據(jù)包的目的
邏輯地址為接收該第二數(shù)據(jù)包的算法組件的邏輯地址，即為該第二數(shù)據(jù)包要到達(dá)的算法組
件的邏輯地址；所述業(yè)務(wù)數(shù)據(jù)可以為算法組件輸出的數(shù)據(jù)，邏輯地址可以為算法組件的標(biāo)
識(shí)信息；在一實(shí)施例中，所述第二數(shù)據(jù)包還可以包括業(yè)務(wù)數(shù)據(jù)及第二數(shù)據(jù)包的目的邏輯地址所在的字節(jié)數(shù)信息，這樣第二處理模塊在解析所述第二數(shù)據(jù)包時(shí)可以根據(jù)字節(jié)數(shù)信息很 方便的獲取第二數(shù)據(jù)包的目的邏輯地址；當(dāng)然也可以按預(yù)定格式來設(shè)定第二數(shù)據(jù)包的目的 邏輯地址和業(yè)務(wù)數(shù)據(jù)所在的字節(jié)數(shù)信息，這樣在解析時(shí)根據(jù)預(yù)定格式即可獲取第二數(shù)據(jù)包 的目的邏輯地址； 所述第二處理模塊，解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯地址，
查詢所述第二路由表，在所述第二數(shù)據(jù)包的目的邏輯地址和所述第一處理器中的算法組件
的邏輯地址一致時(shí)，通知所述第二發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到所述第一發(fā)送接
收模塊；所述第一發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到所述第一處理模塊； 所述第一處理模塊，用于解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯
地址，查詢所述第一處理器中的算法組件的邏輯地址，通知所述第一發(fā)送接收模塊將所述
第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址一致的第一處理器中的算法組件。 需要說明的是，在該實(shí)施例中只是示出了數(shù)據(jù)通信裝置包括第一通信裝置和第二
通信裝置，其可以建立第一處理器和第二處理器之間的數(shù)據(jù)通信，在具體應(yīng)用時(shí)，本發(fā)明數(shù)
據(jù)通信裝置還可以包括多個(gè)具有第一通信裝置和第二通信裝置相同功能的模塊，這樣即可
建立多個(gè)處理器之間的數(shù)據(jù)通信。 由上可知，該實(shí)施例中的數(shù)據(jù)通信裝置可以根據(jù)存儲(chǔ)的接口函數(shù)建立與不同處理
器中的算法組件的數(shù)據(jù)連接，在更換處理器硬件平臺(tái)時(shí)不需要對(duì)處理器中的算法組件本身
進(jìn)行修改，只需調(diào)整相應(yīng)的存儲(chǔ)的接口函數(shù)即可，可以提高處理器中的算法組件的可移植
性。另外由于可以把處理器中的算法程序分為多個(gè)相對(duì)獨(dú)立的小粒度的算法組件，由于該
小粒度的算法組件功能單一，便于算法組件的重用，這樣當(dāng)需要用到處理器中的某個(gè)算法
組件時(shí)可以只調(diào)用該算法組件，提高了處理器中的算法組件的可重用性。 在一實(shí)施例中，所述第二處理器可以為DSP或FPGA處理器，此時(shí)所述第二存儲(chǔ)模
塊還存儲(chǔ)有第二映射關(guān)系表，該第二映射關(guān)系表為所述第二處理器中的算法組件和數(shù)據(jù)接
收處理函數(shù)的對(duì)應(yīng)關(guān)系； 所述第二發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到與所述第一數(shù)據(jù)包的目的邏輯 地址一致的所述第二處理器中的算法組件，具體可以為 如果所述第一數(shù)據(jù)包的目的邏輯地址和所述第二處理器中的第三算法組件的邏 輯地址一致，則查詢所述第二映射關(guān)系表，獲取與所述第三算法組件對(duì)應(yīng)的數(shù)據(jù)接收處理 函數(shù)，將該第一數(shù)據(jù)包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第三算法組件。
同樣，所述第一處理器也可以為DSP或FPGA處理器，此時(shí)所述第一存儲(chǔ)模塊還存
儲(chǔ)有第一映射關(guān)系表，該第一映射關(guān)系表為所述第一處理器中的算法組件和數(shù)據(jù)接收處理 函數(shù)的對(duì)應(yīng)關(guān)系； 所述第一發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯 地址一致的所述第一處理器中的算法組件，具體為 如果所述第二數(shù)據(jù)包的目的邏輯地址和所述第一處理器中的第四算法組件的邏 輯地址一致，則查詢所述第一映射關(guān)系表，獲取與所述第四算法組件對(duì)應(yīng)的數(shù)據(jù)接收處理 函數(shù)，將該第二數(shù)據(jù)包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第四算法組件。
實(shí)施二 如圖4，該實(shí)施例中，本發(fā)明的數(shù)據(jù)通信裝置包括存儲(chǔ)模塊，用于存儲(chǔ)路由表及接口函數(shù)，該路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系，每個(gè)處理器中包括多個(gè)算 法組件，根據(jù)該路由表可以查到與算法組件的邏輯地址對(duì)應(yīng)的處理器； 發(fā)送接收模塊，與所述存儲(chǔ)模塊連接，用于根據(jù)所述存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建 立與至少兩個(gè)處理器中的算法組件的數(shù)據(jù)連接；在建立與至少兩個(gè)處理器中的算法組件的
數(shù)據(jù)連接后，接收其中一個(gè)處理器中的第一算法組件發(fā)送的數(shù)據(jù)包，并將該數(shù)據(jù)包發(fā)送給 處理模塊，該數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和數(shù)據(jù)包的目的邏輯地址，該數(shù)據(jù)包的目的邏輯地址為 接收該數(shù)據(jù)包的算法組件的邏輯地址，即為該數(shù)據(jù)包要到達(dá)的算法組件的邏輯地址；在每 個(gè)處理器中可以有很多小粒度的算法組件，每個(gè)算法組件的功能單一，每個(gè)處理器中的算 法組件可以調(diào)用所述存儲(chǔ)的接口函數(shù)，通過所述接口函數(shù)可以建立與處理器中的算法組件 的數(shù)據(jù)連接；另外，在一實(shí)施例中，上述所述處理器可以為GPP處理器； 處理模塊，分別與所述存儲(chǔ)模塊和發(fā)送接收模塊連接，用于解析所述數(shù)據(jù)包，獲取 所述數(shù)據(jù)包的目的邏輯地址；在所述數(shù)據(jù)包的目的邏輯地址和對(duì)應(yīng)的處理器中的算法組件 的邏輯地址一致時(shí)，通知所述發(fā)送接收模塊將所述數(shù)據(jù)包發(fā)送到所述對(duì)應(yīng)的處理器中的算 法組件。每個(gè)處理器中包括多個(gè)算法組件，根據(jù)該路由表可以查到與算法組件的邏輯地址 對(duì)應(yīng)的處理器。 在一實(shí)施例中，所述業(yè)務(wù)數(shù)據(jù)可以為算法組件輸出的數(shù)據(jù)，邏輯地址可以為算法 組件的標(biāo)識(shí)信息；在一實(shí)施例中，所述數(shù)據(jù)包還可以包括業(yè)務(wù)數(shù)據(jù)及數(shù)據(jù)包的目的邏輯地 址所在的字節(jié)數(shù)信息，這樣處理模塊在解析所述數(shù)據(jù)包時(shí)可以根據(jù)字節(jié)數(shù)信息很方便的獲 取數(shù)據(jù)包的目的邏輯地址；當(dāng)然也可以按預(yù)定格式來設(shè)定數(shù)據(jù)包的目的邏輯地址和業(yè)務(wù)數(shù) 據(jù)所在的字節(jié)數(shù)信息，這樣在解析時(shí)根據(jù)預(yù)定格式即可獲取數(shù)據(jù)包的目的邏輯地址。
在一實(shí)施例中，所述處理器可以為DSP或FPGA，此時(shí)所述存儲(chǔ)模塊還存儲(chǔ)有映射 關(guān)系表，該映射關(guān)系表為算法組件與數(shù)據(jù)接收處理函數(shù)的對(duì)應(yīng)關(guān)系； 所述發(fā)送接收模塊將所述數(shù)據(jù)包發(fā)送到與所述數(shù)據(jù)包的目的邏輯地址一致的所 述對(duì)應(yīng)的處理器中的算法組件，具體為 如果所述數(shù)據(jù)包的目的邏輯地址和所述對(duì)應(yīng)的處理器中的第二算法組件的邏輯 地址一致，則查詢所述映射關(guān)系表，獲取與所述第二算法組件的邏輯地址對(duì)應(yīng)的數(shù)據(jù)接收 處理函數(shù)，將所述數(shù)據(jù)包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第二算法組件。
與該實(shí)施例中的數(shù)據(jù)通信裝置對(duì)應(yīng)，本發(fā)明的數(shù)據(jù)通信方法，如圖7，包括
S201、通過存儲(chǔ)的接口函數(shù)分別建立與至少兩個(gè)處理器中的算法組件的數(shù)據(jù)連 接；在每個(gè)處理器中可以有很多小粒度的算法組件，每個(gè)算法組件的功能單一，每個(gè)處理器 中的算法組件可以調(diào)用所述存儲(chǔ)的接口函數(shù)，通過所述接口函數(shù)可以建立與處理器中的算 法組件的數(shù)據(jù)連接；另外，在一實(shí)施例中，該第一處理器可以為GPP處理器；
S202、接收其中一個(gè)處理器中的第一算法組件發(fā)送的數(shù)據(jù)包，該數(shù)據(jù)包包括業(yè)務(wù) 數(shù)據(jù)和該數(shù)據(jù)包的目的邏輯地址，該數(shù)據(jù)包的目的邏輯地址為接收該數(shù)據(jù)包的算法組件的 邏輯地址，即為該數(shù)據(jù)包要到達(dá)的算法組件的邏輯地址；在一實(shí)施例中，所述數(shù)據(jù)包還可以 包括業(yè)務(wù)數(shù)據(jù)及數(shù)據(jù)包的目的邏輯地址所在的字節(jié)數(shù)信息，這樣在解析所述數(shù)據(jù)包時(shí)可以 根據(jù)字節(jié)數(shù)信息很方便的獲取數(shù)據(jù)包的目的邏輯地址；當(dāng)然也可以按預(yù)定格式來設(shè)定數(shù)據(jù) 包的目的邏輯地址和業(yè)務(wù)數(shù)據(jù)所在的字節(jié)數(shù)信息，這樣在解析時(shí)根據(jù)預(yù)定格式即可獲取數(shù) 據(jù)包的目的邏輯地址；
S203、解析所述數(shù)據(jù)包，獲取該數(shù)據(jù)包的目的邏輯地址，查詢預(yù)先建立的路由表， 該路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系；每個(gè)處理器中包括多個(gè)算法組件， 根據(jù)該路由表可以查到與算法組件的邏輯地址對(duì)應(yīng)的處理器； S204、在所述數(shù)據(jù)包的目的邏輯地址和對(duì)應(yīng)的處理器中的算法組件的邏輯地址一 致時(shí)，將該數(shù)據(jù)包發(fā)送到所述對(duì)應(yīng)的處理器中的算法組件。 在一實(shí)施例中，所述處理器可以為DSP或FPGA處理器，此時(shí)將該數(shù)據(jù)包發(fā)送到所 述對(duì)應(yīng)的處理器中的算法組件，具體為 查詢預(yù)先建立的映射關(guān)系表，該映射關(guān)系表為算法組件和數(shù)據(jù)接收處理函數(shù)的對(duì) 應(yīng)關(guān)系； 如果所述數(shù)據(jù)包的目的邏輯地址和所述對(duì)應(yīng)的處理器中的第二算法組件的邏輯 地址一致，則查詢所述映射關(guān)系表，獲取與所述第二算法組件的邏輯地址對(duì)應(yīng)的數(shù)據(jù)接收 處理函數(shù)，將所述數(shù)據(jù)包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第二算法組件。
實(shí)施例三 該實(shí)施例中本發(fā)明的數(shù)據(jù)通信方法，如圖6所示，其包括 S101、通過存儲(chǔ)的接口函數(shù)建立與第一處理器中的算法組件的數(shù)據(jù)連接；在該第 一處理器中有很多小粒度的算法組件，每個(gè)算法組件的功能單一，第一處理器中的算法組 件可以調(diào)用所述存儲(chǔ)的接口函數(shù)，通過所述接口函數(shù)可以建立與第一處理器中的算法組件 的數(shù)據(jù)連接；另外，在一實(shí)施例中，該第一處理器可以為GPP處理器； S102、接收所述第一處理器中的第一算法組件發(fā)送的第一數(shù)據(jù)包，該第一數(shù)據(jù)包
包括業(yè)務(wù)數(shù)據(jù)和第一數(shù)據(jù)包的目的邏輯地址，該第一數(shù)據(jù)包的目的邏輯地址為接收該第一
數(shù)據(jù)包的算法組件的邏輯地址，即為該第一數(shù)據(jù)包要到達(dá)的算法組件的邏輯地址；在一實(shí)
施例中，所述第一數(shù)據(jù)包還可以包括業(yè)務(wù)數(shù)據(jù)及第一數(shù)據(jù)包的目的邏輯地址所在的字節(jié)數(shù)
信息，這樣在解析所述第一數(shù)據(jù)包時(shí)可以根據(jù)字節(jié)數(shù)信息很方便的獲取第一數(shù)據(jù)包的目的
邏輯地址；當(dāng)然也可以按預(yù)定格式來設(shè)定第一數(shù)據(jù)包的目的邏輯地址和業(yè)務(wù)數(shù)據(jù)所在的字
節(jié)數(shù)信息，這樣在解析時(shí)根據(jù)預(yù)定格式即可獲取第一數(shù)據(jù)包的目的邏輯地址； S103、解析所述第一數(shù)據(jù)包，獲取該第一數(shù)據(jù)包的目的邏輯地址，查詢預(yù)先建立的
路由表，該路由表為所述第一處理器中的算法組件的邏輯地址與其他處理器的對(duì)應(yīng)關(guān)系；
每個(gè)處理器中包括多個(gè)算法組件，根據(jù)該路由表可以查到與算法組件的邏輯地址對(duì)應(yīng)的處
理器； S104、在所述第一數(shù)據(jù)包的目的邏輯地址和對(duì)應(yīng)的處理器中的算法組件的邏輯地 址一致時(shí)，將所述第一數(shù)據(jù)包發(fā)送到所述對(duì)應(yīng)的處理器中的算法組件； S105、接收第二處理器發(fā)送的第二數(shù)據(jù)包，該第二數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和所述第 二數(shù)據(jù)包的目的邏輯地址，該第二數(shù)據(jù)包的目的邏輯地址為接收該第二數(shù)據(jù)包的算法組件 的邏輯地址，即為該第二數(shù)據(jù)包要到達(dá)的算法組件的邏輯地址； S106、解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯地址，查詢所述第一 處理器中的算法組件的邏輯地址； S107、將該第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址一致的所述第一 處理器中的算法組件。 在一實(shí)施例中，所述第一處理器可以為DSP或FPGA處理器，此時(shí)將該第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址一致的所述第一處理器中的算法組件，具體為
查詢預(yù)先建立的映射關(guān)系表，該映射關(guān)系表為所述第一處理器中的算法組件和數(shù) 據(jù)接收處理函數(shù)的對(duì)應(yīng)關(guān)系； 如果所述第一處理器中的第三算法組件與所述第二數(shù)據(jù)包的目的邏輯地址一致， 則根據(jù)所述映射關(guān)系表獲取與所述第三算法組件對(duì)應(yīng)的數(shù)據(jù)接收處理函數(shù)，將該第二數(shù)據(jù) 包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第三算法組件。
實(shí)施例四 該實(shí)施例為一具體應(yīng)用實(shí)施例，如圖8，其處理器分別為GPP、DSP和FPGA，即GPP、 DSP和FPGA之間進(jìn)行數(shù)據(jù)通信，在GPP、 DSP和FPGA上分別設(shè)置有GPP數(shù)據(jù)通信裝置、DSP
數(shù)據(jù)通信裝置、FPGA數(shù)據(jù)通信裝置；GPP上的算法組件1、算法組件2......算法組件n通
過COBRA軟總線與GPP數(shù)據(jù)通信裝置連接，GPP數(shù)據(jù)通信裝置提供有統(tǒng)一的API接口與GPP 上的算法組件進(jìn)行數(shù)據(jù)通信；GPP數(shù)據(jù)通信裝置通過硬件總線與DSP數(shù)據(jù)通信裝置和FPGA 數(shù)據(jù)通信裝置連接，DSP數(shù)據(jù)通信裝置也通過硬件總線與FPGA數(shù)據(jù)通信裝置連接；DSP數(shù)據(jù) 通信裝置提供有API接口分別與DSP中的算法組件A和算法組件B (該圖中只是示出了兩 個(gè)算法組件，實(shí)際中DSP還可以有很多算法組件)連接，F(xiàn)PGA數(shù)據(jù)通信裝置也提供有API接 口與FPGA上的算法組件C和算法組件D(該圖中只是示出了兩個(gè)算法組件，實(shí)際中DSP還
可以有很多算法組件)連接。算法組件1、算法組件2......算法組件n及算法組件A、 B、
C、D是將GPP、DSP、FPGA上的算法程序分成多個(gè)小粒度的算法組件，各個(gè)算法組件可以實(shí)現(xiàn) 單一功能的算法程序。 GPP數(shù)據(jù)通信裝置、DSP數(shù)據(jù)通信裝置和FPGA數(shù)據(jù)通信裝置的功能與實(shí)施例一中 的第一通信裝置或第二通信裝置的功能一致。GPP中的算法組件和DSP中的算法組件進(jìn)行 數(shù)據(jù)通信的過程如下 GPP數(shù)據(jù)通信裝置通過其存儲(chǔ)的接口函數(shù)建立與所述GPP中的算法組件的數(shù)據(jù)連 接，該接口函數(shù)可以供GPP中的算法組件進(jìn)行調(diào)用；DSP數(shù)據(jù)通信裝置通過其存儲(chǔ)的接口函 數(shù)建立與所述DSP中的算法組件的數(shù)據(jù)連接，該接口函數(shù)可以供DSP中的算法組件進(jìn)行調(diào) 用；FPGA數(shù)據(jù)通信裝置通過其存儲(chǔ)的接口函數(shù)建立與所述FPGA中的算法組件的數(shù)據(jù)連接， 該接口函數(shù)可以供FPGA中的算法組件進(jìn)行調(diào)用； GPP中的算法組件1將其發(fā)送的業(yè)務(wù)數(shù)據(jù)和目的邏輯地址及目的邏輯地址和業(yè)務(wù) 數(shù)據(jù)的字節(jié)數(shù)信息構(gòu)造成數(shù)據(jù)包1 ，該算法組件1通過調(diào)用GPP數(shù)據(jù)通信裝置存儲(chǔ)的接口函 數(shù)將該數(shù)據(jù)包1發(fā)送到GPP數(shù)據(jù)通信裝置，同時(shí)將算法組件1的目的邏輯地址與其他處理 器的對(duì)應(yīng)關(guān)系寫入到GPP抽象層存儲(chǔ)的路由表中。 GPP數(shù)據(jù)通信裝置接收該數(shù)據(jù)包1 ，解析所述數(shù)據(jù)包1 ，獲取該數(shù)據(jù)包1的目的邏輯 地址，查詢所述GPP中的路由表，獲取該數(shù)據(jù)包1的目的邏輯地址對(duì)應(yīng)的處理器，如果該數(shù) 據(jù)包1的目的邏輯地址對(duì)應(yīng)DSP，則將該數(shù)據(jù)包1發(fā)送到DSP數(shù)據(jù)通信裝置；
DSP數(shù)據(jù)通信裝置接收該數(shù)據(jù)包1，解析所述數(shù)據(jù)包1，獲取該數(shù)據(jù)包1的目的邏輯 地址，查詢DSP中預(yù)先建立的映射關(guān)系表，該映射關(guān)系表存儲(chǔ)的是DSP上的算法組件與數(shù)據(jù) 接收處理函數(shù)的對(duì)應(yīng)關(guān)系； 如果DSP上的算法組件A的邏輯地址和該數(shù)據(jù)包1的目的邏輯地址一致，則根據(jù) 該DSP中的映射關(guān)系表獲取算法組件A對(duì)應(yīng)的數(shù)據(jù)接收處理函數(shù)，并將該數(shù)據(jù)包1通過所述對(duì)應(yīng)的數(shù)據(jù)接收處理函數(shù)發(fā)送到所述算法組件A ; 該算法組件A接收到所述數(shù)據(jù)包1后，解析所述數(shù)據(jù)包l，得到其業(yè)務(wù)數(shù)據(jù)。
DSP中的算法組件B將其業(yè)務(wù)數(shù)據(jù)及目的邏輯地址、邏輯地址和業(yè)務(wù)數(shù)據(jù)的字節(jié) 數(shù)信息構(gòu)造成數(shù)據(jù)包2，通過調(diào)用DSP數(shù)據(jù)通信裝置存儲(chǔ)的接口函數(shù)將所述數(shù)據(jù)包2發(fā)送 到DSP數(shù)據(jù)通信裝置，同時(shí)算法組件B將數(shù)據(jù)包2的目的邏輯地址和其他處理器的對(duì)應(yīng)關(guān) 系寫入到DSP數(shù)據(jù)通信裝置中的路由表； DSP數(shù)據(jù)通信裝置接收該數(shù)據(jù)包2，解析所述數(shù)據(jù)包2，獲取數(shù)據(jù)包2的目的邏輯 地址，查詢DSP中的路由表，獲取該數(shù)據(jù)包2的目的邏輯地址對(duì)應(yīng)的處理器；如果該數(shù)據(jù)包 2的目的邏輯地址對(duì)應(yīng)GPP，則將該數(shù)據(jù)包2發(fā)送到GPP數(shù)據(jù)通信裝置；
GPP數(shù)據(jù)通信裝置接收該數(shù)據(jù)包2，解析所述數(shù)據(jù)包2，獲取數(shù)據(jù)包2的目的邏輯地 址，查詢所述GPP中的算法組件的邏輯地址，如果算法組件2的邏輯地址和數(shù)據(jù)包2的目的 邏輯地址一致，則將所述數(shù)據(jù)包2發(fā)送到所述算法組件2。 該算法組件2接收該數(shù)據(jù)包2，解析所述數(shù)據(jù)包2，獲取到其業(yè)務(wù)數(shù)據(jù)。
FPGA通過FPGA數(shù)據(jù)通信裝置和GPP數(shù)據(jù)通信裝置也可以與GPP進(jìn)行數(shù)據(jù)通信， FPGA通過FPGA數(shù)據(jù)通信裝置和DSP數(shù)據(jù)通信裝置也可以與DSP進(jìn)行數(shù)據(jù)通信，F(xiàn)PGA數(shù)據(jù) 通信裝置的功能和DSP數(shù)據(jù)通信裝置的功能一致，再次不贅述。 以上所述的本發(fā)明實(shí)施方式，并不構(gòu)成對(duì)本發(fā)明保護(hù)范圍的限定。任何在本發(fā)明 的精神和原則之內(nèi)所作的修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的權(quán)利要求保護(hù)范 圍之內(nèi)。
權(quán)利要求
一種數(shù)據(jù)通信裝置，其特征在于，包括第一通信裝置和第二通信裝置，所述第一通信裝置包括第一數(shù)據(jù)連接模塊、第一發(fā)送接收模塊、第一處理模塊和第一存儲(chǔ)模塊，所述第二通信裝置包括第二數(shù)據(jù)連接模塊、第二發(fā)送接收模塊、第二處理模塊和第二存儲(chǔ)模塊；所述第一發(fā)送接收模塊和所述第二發(fā)送接收模塊連接；第一存儲(chǔ)模塊存儲(chǔ)有第一路由表及接口函數(shù)，該第一路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系；第二存儲(chǔ)模塊存儲(chǔ)有第二路由表及接口函數(shù)，該第二路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系；第一發(fā)送接收模塊根據(jù)所述第一存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與所述第一處理器中的算法組件的數(shù)據(jù)連接；第二發(fā)送接收模塊，根據(jù)所述第二存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與所述第二處理器中的算法組件的數(shù)據(jù)連接；第一發(fā)送接收模塊在建立與所述第一處理器中的算法組件的數(shù)據(jù)連接后，接收所述第一處理器中的第一算法組件發(fā)送的第一數(shù)據(jù)包，該第一數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和該第一數(shù)據(jù)包的目的邏輯地址，該第一數(shù)據(jù)包的目的邏輯地址為接收所述第一數(shù)據(jù)包的算法組件的邏輯地址；及接收第二發(fā)送接收模塊發(fā)送的所述第二處理器中的第二算法組件發(fā)送的第二數(shù)據(jù)包，該第二數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和該第二數(shù)據(jù)包的目的邏輯地址，該第二數(shù)據(jù)包的目的邏輯地址為接收所述第二數(shù)據(jù)包的算法組件的邏輯地址；并將所述第一數(shù)據(jù)包和第二數(shù)據(jù)包發(fā)送給所述第一處理模塊；第一處理模塊，與所述第一發(fā)送接收模塊連接，用于解析所述第一數(shù)據(jù)包，獲取所述第一數(shù)據(jù)包的目的邏輯地址，查詢所述第一路由表，在所述第一數(shù)據(jù)包的目的邏輯地址和所述第二處理器中的算法組件的邏輯地址一致時(shí)，通知所述第一發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到所述第二發(fā)送接收模塊；及解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯地址，查詢所述第一處理器中的算法組件的邏輯地址，通知所述第一發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址一致的第一處理器中的算法組件；第二發(fā)送接收模塊在建立與所述第二處理器中的算法組件的數(shù)據(jù)連接后，接收所述第二處理器中的第二算法組件發(fā)送的第二數(shù)據(jù)包；及接收所述第一發(fā)送接收模塊發(fā)送的所述第一數(shù)據(jù)包；并將所述第一數(shù)據(jù)包和第二數(shù)據(jù)包發(fā)送給所述第二處理模塊；第二處理模塊，與所述第二發(fā)送接收模塊連接，用于解析所述第一數(shù)據(jù)包，獲取所述第一數(shù)據(jù)包的目的邏輯地址，查詢所述第二處理器中的算法組件的邏輯地址，通知所述第二發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到與所述第一數(shù)據(jù)包的目的邏輯地址一致的第二處理器中的算法組件；及解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯地址，查詢所述第二路由表，在所述第二數(shù)據(jù)包的目的邏輯地址和所述第一處理器中的算法組件的邏輯地址一致時(shí)，通知所述第二發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到所述第一發(fā)送接收模塊。
2. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)通信裝置，其特征在于所述第二存儲(chǔ)模塊還存儲(chǔ)有第 二映射關(guān)系表，該第二映射關(guān)系表為所述第二處理器中的算法組件和數(shù)據(jù)接收處理函數(shù)的 對(duì)應(yīng)關(guān)系；所述第二發(fā)送接收模塊將所述第一數(shù)據(jù)包發(fā)送到與所述第一數(shù)據(jù)包的目的邏輯地址一致的所述第二處理器中的算法組件，具體為如果所述第一數(shù)據(jù)包的目的邏輯地址和所述第二處理器中的第三算法組件的邏輯地 址一致，則查詢所述第二映射關(guān)系表，獲取與所述第三算法組件對(duì)應(yīng)的數(shù)據(jù)接收處理函數(shù)， 將該第一數(shù)據(jù)包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第三算法組件。
3. 根據(jù)權(quán)利要求1或2所述的數(shù)據(jù)通信裝置，其特征在于所述第一存儲(chǔ)模塊還存儲(chǔ) 有第一映射關(guān)系表，該第一映射關(guān)系表為所述第一處理器中的算法組件和數(shù)據(jù)接收處理函 數(shù)的對(duì)應(yīng)關(guān)系；所述第一發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址 一致的所述第一處理器中的算法組件，具體為如果所述第二數(shù)據(jù)包的目的邏輯地址和所述第一處理器中的第四算法組件的邏輯地 址一致，則查詢所述第一映射關(guān)系表，獲取與所述第四算法組件對(duì)應(yīng)的數(shù)據(jù)接收處理函數(shù)， 將該第二數(shù)據(jù)包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第四算法組件。
4. 一種數(shù)據(jù)通信裝置，其特征在于包括第一數(shù)據(jù)連接模塊、第一發(fā)送接收模塊、第一 處理模塊和第一存儲(chǔ)模塊；第一存儲(chǔ)模塊存儲(chǔ)有第一路由表及接口函數(shù)，該第一路由表為算法組件的邏輯地址與 處理器的對(duì)應(yīng)關(guān)系；第一發(fā)送接收模塊根據(jù)所述第一存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與第一處理器中的算 法組件的數(shù)據(jù)連接；第一發(fā)送接收模塊在建立與所述第一處理器中的算法組件的數(shù)據(jù)連接后，接收所述第 一處理器中的第一算法組件發(fā)送的第一數(shù)據(jù)包，該第一數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和第一數(shù)據(jù)包 的目的邏輯地址，該第一數(shù)據(jù)包的目的邏輯地址為接收所述第一數(shù)據(jù)包的算法組件的邏輯 地址；及接收第二處理器中的第二算法組件通過第二發(fā)送接收模塊發(fā)送的第二數(shù)據(jù)包，該 第二數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和第二數(shù)據(jù)包的目的邏輯地址，該第二數(shù)據(jù)包的目的邏輯地址為 接收所述第二數(shù)據(jù)包的算法組件的邏輯地址；并將所述第一數(shù)據(jù)包和第二數(shù)據(jù)包發(fā)送給所 述第一處理模塊；第一處理模塊，與所述第一發(fā)送接收模塊連接，用于解析所述第一數(shù)據(jù)包，獲取所述第 一數(shù)據(jù)包的目的邏輯地址，查詢所述第一路由表，在所述第一數(shù)據(jù)包的目的邏輯地址和第 二處理器中的算法組件的邏輯地址一致時(shí)，通知所述第一發(fā)送接收模塊將所述第一數(shù)據(jù)包 發(fā)送到所述第二發(fā)送接收模塊；及解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯 地址，查詢所述第一處理器中的算法組件的邏輯地址，通知所述第一發(fā)送接收模塊將所述 第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址一致的第一處理器中的算法組件。
5. 根據(jù)權(quán)利要求4所述的數(shù)據(jù)通信裝置，其特征在于所述第一存儲(chǔ)模塊還存儲(chǔ)有第 一映射關(guān)系表，該第一映射關(guān)系表為所述第一處理器中的算法組件和數(shù)據(jù)接收處理函數(shù)的 對(duì)應(yīng)關(guān)系；所述第一發(fā)送接收模塊將所述第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址 一致的所述第一處理器中的算法組件，具體為如果所述第二數(shù)據(jù)包的目的邏輯地址和所述第一處理器中的第四算法組件的邏輯地 址一致，則查詢所述第二映射關(guān)系表，獲取與所述第四算法組件對(duì)應(yīng)的數(shù)據(jù)接收處理函數(shù)， 將該第二數(shù)據(jù)包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第四算法組件。
6. —種數(shù)據(jù)通信裝置，其特征在于包括，存儲(chǔ)模塊，用于存儲(chǔ)路由表及接口函數(shù)，該路由表為算法組件的邏輯地址與處理器的 對(duì)應(yīng)關(guān)系；發(fā)送接收模塊，與所述存儲(chǔ)模塊連接，用于根據(jù)所述存儲(chǔ)模塊存儲(chǔ)的接口函數(shù)建立與 至少兩個(gè)處理器中的算法組件的數(shù)據(jù)連接；在建立所述數(shù)據(jù)連接后，接收其中一個(gè)處理器 中的第一算法組件發(fā)送的數(shù)據(jù)包，該數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和該數(shù)據(jù)包的目的邏輯地址，該 數(shù)據(jù)包的目的邏輯地址為接收該數(shù)據(jù)包的算法組件的邏輯地址；并將該數(shù)據(jù)包發(fā)送給處理 模塊；處理模塊，分別與所述存儲(chǔ)模塊和發(fā)送接收模塊連接，用于解析所述數(shù)據(jù)包，獲取所述 數(shù)據(jù)包的目的邏輯地址；查詢所述路由表，在所述數(shù)據(jù)包的目的邏輯地址和對(duì)應(yīng)的處理器 中的算法組件的邏輯地址一致時(shí)，通知所述發(fā)送接收模塊將所述數(shù)據(jù)包發(fā)送到所述對(duì)應(yīng)的 處理器中的算法組件。
7. 根據(jù)權(quán)利要求6所述的數(shù)據(jù)通信裝置，其特征在于所述存儲(chǔ)模塊還存儲(chǔ)有映射關(guān)系表，該映射關(guān)系表為算法組件與數(shù)據(jù)接收處理函數(shù)的 對(duì)應(yīng)關(guān)系；所述發(fā)送接收模塊將所述數(shù)據(jù)包發(fā)送到與所述對(duì)應(yīng)的處理器中的算法組件，具體為 如果所述數(shù)據(jù)包的目的邏輯地址和所述對(duì)應(yīng)的處理器中的第二算法組件的邏輯地址 一致，則查詢所述映射關(guān)系表，獲取與所述第二算法組件的邏輯地址對(duì)應(yīng)的數(shù)據(jù)接收處理 函數(shù)，將所述數(shù)據(jù)包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第二算法組件。
8. —種數(shù)據(jù)通信方法，其特征在于，包括通過存儲(chǔ)的接口函數(shù)分別建立與至少兩個(gè)處理器中的算法組件的數(shù)據(jù)連接；接收其中一個(gè)處理器中的第一算法組件發(fā)送的數(shù)據(jù)包，該數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和該數(shù) 據(jù)包的目的邏輯地址，該數(shù)據(jù)包的目的邏輯地址為接收該數(shù)據(jù)包的算法組件的邏輯地址；解析所述數(shù)據(jù)包，獲取該數(shù)據(jù)包的目的邏輯地址，查詢預(yù)先建立的路由表，該路由表為 算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系；在所述數(shù)據(jù)包的目的邏輯地址和對(duì)應(yīng)的處理器中的算法組件的邏輯地址一致時(shí)，將所 述數(shù)據(jù)包發(fā)送到所述對(duì)應(yīng)的處理器中的算法組件。
9. 根據(jù)權(quán)利要求8所述的方法，其特征在于，將該數(shù)據(jù)包發(fā)送到所述對(duì)應(yīng)的處理器中 的算法組件，具體為查詢預(yù)先建立的映射關(guān)系表，該映射關(guān)系表為算法組件和數(shù)據(jù)接收處理函數(shù)的對(duì)應(yīng)關(guān)系；如果所述數(shù)據(jù)包的目的邏輯地址和所述對(duì)應(yīng)的處理器中的第二算法組件的邏輯地址 一致，則查詢所述映射關(guān)系表，獲取與所述第二算法組件的邏輯地址對(duì)應(yīng)的數(shù)據(jù)接收處理 函數(shù)，將所述數(shù)據(jù)包通過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第二算法組件。
10. —種數(shù)據(jù)通信方法，其特征在于，包括通過存儲(chǔ)的接口函數(shù)建立與第一處理器中的算法組件的數(shù)據(jù)連接；接收所述第一處理器中的第一算法組件發(fā)送的第一數(shù)據(jù)包，該第一數(shù)據(jù)包包括業(yè)務(wù)數(shù) 據(jù)和第一數(shù)據(jù)包的目的邏輯地址，該第一數(shù)據(jù)包的目的邏輯地址為接收該第一數(shù)據(jù)包的算 法組件的邏輯地址；解析所述第一數(shù)據(jù)包，獲取該第一數(shù)據(jù)包的目的邏輯地址，查詢預(yù)先建立的路由表，該 路由表為算法組件的邏輯地址與處理器的對(duì)應(yīng)關(guān)系；在所述第一數(shù)據(jù)包的目的邏輯地址和對(duì)應(yīng)的處理器中的算法組件的邏輯地址一致時(shí)， 將所述第一數(shù)據(jù)包發(fā)送到所述對(duì)應(yīng)的處理器中的算法組件；接收第二處理器發(fā)送的第二數(shù)據(jù)包，該第二數(shù)據(jù)包包括業(yè)務(wù)數(shù)據(jù)和所述第二數(shù)據(jù)包 的目的邏輯地址，該第二數(shù)據(jù)包的目的邏輯地址為接收該第二數(shù)據(jù)包的算法組件的邏輯地 址；解析所述第二數(shù)據(jù)包，獲取所述第二數(shù)據(jù)包的目的邏輯地址；將該第二數(shù)據(jù)包發(fā)送到 與所述第二數(shù)據(jù)包的目的邏輯地址一致的所述第一處理器中的算法組件。
11.根據(jù)權(quán)利要求io所述的方法，其特征在于，將該第二數(shù)據(jù)包發(fā)送到與所述第二數(shù)據(jù)包的目的邏輯地址一致的所述第一處理器中的算法組件，具體為查詢預(yù)先建立的映射關(guān)系表，該映射關(guān)系表為算法組件和數(shù)據(jù)接收處理函數(shù)的對(duì)應(yīng)關(guān)系；如果所述第一處理器中的第三算法組件與所述第二數(shù)據(jù)包的目的邏輯地址一致，則根 據(jù)所述映射關(guān)系表獲取與所述第三算法組件對(duì)應(yīng)的數(shù)據(jù)接收處理函數(shù)，將該第二數(shù)據(jù)包通 過所述對(duì)應(yīng)的數(shù)據(jù)處理接收函數(shù)發(fā)送到所述第三算法組件。
全文摘要
本發(fā)明公開了一種數(shù)據(jù)通信方法及數(shù)據(jù)通信裝置，所述方法包括，通過存儲(chǔ)的接口函數(shù)建立與第一處理器中的算法組件的數(shù)據(jù)連接；接收第一處理器中的第一算法組件發(fā)送的第一數(shù)據(jù)包；解析第一數(shù)據(jù)包，獲取該第一數(shù)據(jù)包的目的邏輯地址，查詢預(yù)先建立的路由表；根據(jù)路由表獲取所述第一數(shù)據(jù)包的目的邏輯地址對(duì)應(yīng)的處理器，并將第一數(shù)據(jù)包發(fā)送到對(duì)應(yīng)的處理器；接收第二處理器發(fā)送的第二數(shù)據(jù)包；解析第二數(shù)據(jù)包，獲取第二數(shù)據(jù)包的目的邏輯地址，查詢第一處理器中的算法組件的邏輯地址，將該第二數(shù)據(jù)包發(fā)送到與第二數(shù)據(jù)包的目的邏輯地址一致的第一處理器中的算法組件。本發(fā)明可以提高處理器中的算法組件的可移植性，也能提高處理器中的算法組件的可重用性。
文檔編號(hào)G06F13/38GK101763329SQ20091021395
公開日2010年6月30日 申請(qǐng)日期2009年12月18日 優(yōu)先權(quán)日2009年12月18日
發(fā)明者余翔, 姬永剛, 李菲, 石踐弟, 趙小璞 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第七研究所