專利名稱：一種計(jì)算機(jī)及數(shù)據(jù)傳輸方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種計(jì)算機(jī)及數(shù)據(jù)傳輸方法，屬于計(jì)算機(jī)架構(gòu)設(shè)計(jì)領(lǐng)域。
背景技術(shù)：
現(xiàn)有計(jì)算機(jī)架構(gòu)主要包括中央處理器(筒稱CPU)、存儲(chǔ)器、輸入設(shè)備、 和輸出設(shè)備等部件，這些部件均設(shè)置于主板卡上?，F(xiàn)有計(jì)算機(jī)的主板卡上的 芯片組主要分為北橋芯片和南橋芯片，這兩種芯片均為總線控制器。其中， 北橋芯片主要用于CPU和內(nèi)存、顯卡、外設(shè)組件互聯(lián)(Peripheral Component Interconnect,簡稱PCI)交換數(shù)據(jù)等，南橋主要是負(fù)責(zé)輸入輸出設(shè)備的控 制等。
現(xiàn)有的南橋芯片和北橋芯片均通過PCI總線進(jìn)行信息交互，但現(xiàn)有計(jì)算機(jī) 系統(tǒng)中無論是在計(jì)算機(jī)內(nèi)部，還是在外部，存在多種總線技術(shù)混在一起使用。 在如圖l所示的現(xiàn)有計(jì)算機(jī)架構(gòu)中，除了處理器總線外，還包括加速圖形端口 (Accelerated Graphics Port,簡稱AGP)總線、PCI總線、及工業(yè)標(biāo)準(zhǔn)架構(gòu) (Industrial Standard Architecture,筒稱ISA)局部總線等，這些總線 技術(shù)各自相對(duì)獨(dú)立運(yùn)行，從而導(dǎo)致需要生產(chǎn)匹配各種不同總線標(biāo)準(zhǔn)的設(shè)備， 不僅帶來兼容性和穩(wěn)定性的問題，而且總線速度的不一致也會(huì)產(chǎn)生性能的損 耗。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種計(jì)算機(jī)及數(shù)據(jù)傳輸方法，以避免由于總線標(biāo)準(zhǔn)過 多而帶來的兼容性和穩(wěn)定性的問題。
本發(fā)明一實(shí)施例提供了一種計(jì)算機(jī)，包括CPU及處理器總線，所述CPU與所述處理器總線連接，其中還包括外設(shè)組件互聯(lián)快速PCIE總線和系統(tǒng)總線控制器；
所述系統(tǒng)總線控制器分別與所述處理器總線及所述PCIE總線連接，用于控制所述處理器總線及所述PCIE總線之間的數(shù)據(jù)交互；所述PCIE總線用于連接所述計(jì)算機(jī)的計(jì)算機(jī)部件。
本發(fā)明另一實(shí)施例提供了一種數(shù)據(jù)傳輸方法，其中包括計(jì)算機(jī)部件通過外設(shè)組件互聯(lián)快速PCIE總線向系統(tǒng)總線控制器發(fā)送數(shù)
據(jù)；
所述系統(tǒng)總線控制器通過處理器總線向計(jì)算機(jī)的CPU發(fā)送所述數(shù)據(jù)。本發(fā)明實(shí)施例實(shí)現(xiàn)了一種基于PCIE總線的新型PC架構(gòu)，采用PCIE總線作為統(tǒng)一的內(nèi)部連接方式，統(tǒng)一了總線標(biāo)準(zhǔn)，避免了由于總線標(biāo)準(zhǔn)過多而帶來的兼容性和穩(wěn)定性的問題，而且由于總線速度一致，因此也不會(huì)產(chǎn)生性能的損耗。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
圖1為現(xiàn)有計(jì)算機(jī)架構(gòu)示意圖2為本發(fā)明一實(shí)施例所述計(jì)算機(jī)的架構(gòu)示意圖3為本發(fā)明一實(shí)施例所述數(shù)據(jù)傳輸方法的流程圖4為圖3中步驟101的具體流程圖。
具體實(shí)施例方式
下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
圖2為本發(fā)明一實(shí)施例所述計(jì)算機(jī)的架構(gòu)示意圖，其中包括CPU10及處理器總線20， CPU10與處理器總線20連接，并且該計(jì)算機(jī)還包括外設(shè)組件互聯(lián)(Peripheral Component Interconnect Express, 簡稱PCIE)總線30和系統(tǒng)總線控制器40。
其中，系統(tǒng)總線控制器40分別與處理器總線20及PCIE總線30連接，用于控制處理器總線20及PCIE總線30之間的數(shù)據(jù)交互；PCIE總線30用于連接計(jì)算機(jī)的計(jì)算機(jī)部件50。
系統(tǒng)總線控制器40包括了現(xiàn)有技術(shù)中的北橋芯片的功能，主要負(fù)責(zé)CPU10與內(nèi)存之間的所有的數(shù)據(jù)交換，并控制AGP數(shù)據(jù)及PCI數(shù)據(jù)在其內(nèi)部的傳輸，是主板性能的主要決定因素，并且也是聯(lián)系內(nèi)存、顯卡等數(shù)據(jù)吞吐量最大的部件。CPU10通過處理器總線20連接到系統(tǒng)總線控制器40,進(jìn)而通過該系統(tǒng)總線控制器40和與內(nèi)存、顯卡等計(jì)算機(jī)部件50交互數(shù)據(jù)。本實(shí)施例實(shí)現(xiàn)了一種基于PCIE總線的新型PC架構(gòu)，釆用PCIE總線作為統(tǒng)一的內(nèi)部連接方式，統(tǒng)一了總線標(biāo)準(zhǔn)，避免了由于總線標(biāo)準(zhǔn)過多而帶來的兼容性和穩(wěn)定性的問題，而且由于總線速度一致，因此也不會(huì)產(chǎn)生性能的損耗。
另外，還可以進(jìn)一步設(shè)置PCIE控制器60，與PCIE總線30連接，用于控制PCIE總線30與計(jì)算機(jī)部件50之間的數(shù)據(jù)交互。具體地，在本實(shí)施例中，該P(yáng)CIE控制器60繼承現(xiàn)有南橋芯片的所有功能，負(fù)責(zé)與計(jì)算機(jī)部件50，如支持PCIE接口標(biāo)準(zhǔn)的外設(shè)等，進(jìn)行設(shè)備連接和數(shù)據(jù)交換；并且與系統(tǒng)總線控制器40進(jìn)行數(shù)據(jù)交互。
相對(duì)而言，在現(xiàn)有計(jì)算機(jī)的架構(gòu)中，北橋芯片要比南橋芯片更 要一些。如圖l所示，第一總線控制器相當(dāng)于北橋芯片，其連接系統(tǒng)總線，擔(dān)負(fù)著CPU訪問內(nèi)存的重任，同時(shí)還連接著AGP插口 ，控制PCI總線，割斷了系統(tǒng)總線和局部總線，在這一段上速度是最快的。而第二總線控制器相當(dāng)于南橋芯片，該南橋芯片不和CPU連接，通常用于對(duì)輸入/輸出(Input/0utput，簡稱1/0)和集成驅(qū)動(dòng)器電子(Integrated Drive Electronics,簡稱IDE)i殳備的控制，所以速度比較慢。
而在本實(shí)施例中，通過采用PCIE總線架構(gòu)而去掉了傳統(tǒng)的北橋芯片和南橋芯片的結(jié)構(gòu)劃分，即去掉了現(xiàn)有速度較慢的南橋芯片，從而提高了芯片內(nèi)部處理速度及CPU訪問存儲(chǔ)設(shè)備和外設(shè)的速度，且簡化了計(jì)算機(jī)系統(tǒng)架構(gòu)和制作工藝。
具體地，可以通過設(shè)置PCIE開關(guān)接口卡70,分別與PCIE總線30及計(jì)算機(jī)部件50連接，使得計(jì)算機(jī)部件50通過PCIE開關(guān)接口卡70與PCIE總線3G連接。
通過PCIE開關(guān)(Switch)接口卡70擴(kuò)展多個(gè)PCIE接口連接計(jì)算機(jī)部件50,具體地，該計(jì)算機(jī)部件50可以包括內(nèi)設(shè)部件和外設(shè)部件，該內(nèi)設(shè)部件具體可以為支持PCIE接口標(biāo)準(zhǔn)的內(nèi)存、顯卡、聲卡和網(wǎng)卡等；外設(shè)部件具體為支持PCIE接口標(biāo)準(zhǔn)的外設(shè)，如鍵盤、鼠標(biāo)、光驅(qū)、硬盤、和打印機(jī)等。該P(yáng)CIE開關(guān)接口卡70—頭插入到計(jì)算機(jī)內(nèi)部的PCIE插槽中，另一頭分別連接多個(gè)計(jì)算機(jī)部件50,從而達(dá)到良好的可擴(kuò)展性。由于PCIE總線采用串行數(shù)據(jù)包方式傳遞數(shù)據(jù)，因此PCIE接口的每個(gè)針腳可以獲得比傳統(tǒng)標(biāo)準(zhǔn)1/0接口更多的帶寬，從而增加了總線帶寬；另外，PCIE總線還具有支持高階電源管理，支持熱插拔，支持?jǐn)?shù)據(jù)同步傳輸，為優(yōu)先傳輸數(shù)據(jù)進(jìn)行帶寬優(yōu)化等特性。
另外，還可以將PCIE控制器60與系統(tǒng)總線控制器40集成在該計(jì)算機(jī)的主板芯片內(nèi)，從而可以用 一塊主板芯片代替現(xiàn)有的北橋和南橋兩塊芯片，因此有利于降低支持PCIE接口的設(shè)備的生產(chǎn)成本和體積。
圖3為本發(fā)明一實(shí)施例所述數(shù)據(jù)傳輸方法的流程圖，如圖所示，該方法包括如下步驟
步驟101，計(jì)算機(jī)部件通過PCIE總線向系統(tǒng)總線控制器發(fā)送數(shù)據(jù)。步驟102,系統(tǒng)總線控制器通過處理器總線向計(jì)算機(jī)的CPU發(fā)送數(shù)據(jù)。實(shí)施例實(shí)現(xiàn)了 一種由計(jì)算機(jī)部件到CPU的數(shù)據(jù)傳輸，由于傳輸過程基于
PCIE總線的新型PC架構(gòu)，采用PCIE總線作為統(tǒng)一的內(nèi)部連接方式，統(tǒng)一了總
線標(biāo)準(zhǔn)，避免了由于總線標(biāo)準(zhǔn)過多而帶來的兼容性和穩(wěn)定性的問題，而且由
于總線速度一致，因此也不會(huì)產(chǎn)生性能的損耗。
其中，如圖4所示，步驟101具體可以包括如下步驟
步驟101A,計(jì)算機(jī)部件向PCIE開關(guān)接口卡發(fā)送數(shù)據(jù)；
步驟101B, PCIE開關(guān)接口卡通過PCIE總線向系統(tǒng)總線控制器發(fā)送數(shù)據(jù)。
具體地，該P(yáng)CIE開關(guān)接口卡可以在PCIE控制器的控制下，通過PCIE總線向系統(tǒng)總線控制器發(fā)送數(shù)據(jù)。具體地，在本實(shí)施例中，該P(yáng)CIE控制器繼承現(xiàn)有南橋芯片的所有功能，負(fù)責(zé)與計(jì)算機(jī)部件，如支持PCIE接口標(biāo)準(zhǔn)的外設(shè)等，進(jìn)行設(shè)備連接和數(shù)據(jù)交換；并且與系統(tǒng)總線控制器進(jìn)行數(shù)據(jù)交互。
通過使用PCIE開關(guān)接口卡可以擴(kuò)展多個(gè)PCIE接口連接計(jì)算機(jī)部件，具體地，該計(jì)算機(jī)部件可以包括內(nèi)設(shè)部件和外設(shè)部件，該內(nèi)設(shè)部件具體可以為支持PCIE接口標(biāo)準(zhǔn)的內(nèi)存、顯卡、聲卡和網(wǎng)卡等；外設(shè)部件具體為支持PCIE接口標(biāo)準(zhǔn)的外設(shè)，如鍵盤、鼠標(biāo)、光驅(qū)、硬盤、和打印機(jī)等。
最后應(yīng)說明的是以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技
術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精神和范圍。
權(quán)利要求
1、一種計(jì)算機(jī)，包括CPU及處理器總線，所述CPU與所述處理器總線連接，其特征在于，還包括外設(shè)組件互聯(lián)快速PCIE總線和系統(tǒng)總線控制器；所述系統(tǒng)總線控制器分別與所述處理器總線及所述PCIE總線連接，用于控制所述處理器總線及所述PCIE總線之間的數(shù)據(jù)交互；所述PCIE總線用于連接所述計(jì)算機(jī)的計(jì)算機(jī)部件。
2、 根據(jù)權(quán)利要求1所述的計(jì)算機(jī)，其特征在于，還包括PCIE開關(guān)接口卡，將所述計(jì)算機(jī)部件與所述PCIE總線連接。
3、 根據(jù)權(quán)利要求2所述的計(jì)算機(jī)，其特征i于，還包括PCIE控制器，所述PCIE控制器與所述PCIE總線連接，用于控制所述PCIE總線與所述計(jì)算機(jī)部件之間的數(shù)據(jù)交互。
4、 根據(jù)權(quán)利要求3所述的計(jì)算機(jī)，其特征在于，所述PCIE控制器與所述系統(tǒng)總線控制器被集成在所述計(jì)算機(jī)的主板芯片內(nèi)。
5、 根據(jù)權(quán)利要求1所述的計(jì)算機(jī)，其特征在于，所述計(jì)算機(jī)部件包括支持PCIE接口標(biāo)準(zhǔn)的內(nèi)設(shè)部件和支持PCIE接q標(biāo)準(zhǔn)的外設(shè)部件。
6、 一種lt據(jù)傳輸方法，其特征在于，包括計(jì)算機(jī)部件通過外設(shè)組件互聯(lián)快速PCIE總線向系統(tǒng)總線控制器發(fā)送數(shù)據(jù)；所述系統(tǒng)總線控制器通過處理器總線向計(jì)算機(jī)的CPU發(fā)送所述數(shù)據(jù)。
7、 根據(jù)權(quán)利要求6所述的數(shù)據(jù)傳輸方法，其特征在于，所述計(jì)算機(jī)部件通過PCIE總線向系統(tǒng)總線控制器發(fā)送數(shù)據(jù)包括所述計(jì)^機(jī)部件向所述PCIE開關(guān)接口卡i'送所述數(shù)據(jù)；所述PCIE開關(guān)接口卡通過所述PCIE總線向所述系統(tǒng)總線控制器發(fā)送所述數(shù)據(jù)。
8、 根據(jù)權(quán)利要求7所述的數(shù)據(jù)傳輸方法，其特征在于，所述PCIE開關(guān)接口卡適過所述PCIE總線向所述系統(tǒng)總線控制器發(fā)送所述數(shù)據(jù)包括所述PCIE開關(guān)接口卡在所述計(jì)算機(jī)的PCIE控制器的控制下，通過所述PCIE總線向所述系統(tǒng)總線控制器發(fā)送所述數(shù)據(jù)。
全文摘要
本發(fā)明實(shí)施例提供了一種計(jì)算機(jī)及數(shù)據(jù)傳輸方法，包括CPU及處理器總線，所述CPU與所述處理器總線連接，其中還包括外設(shè)組件互聯(lián)快速PCIE總線和系統(tǒng)總線控制器；所述系統(tǒng)總線控制器分別與所述處理器總線及所述PCIE總線連接，用于控制所述處理器總線及所述PCIE總線之間的數(shù)據(jù)交互；所述PCIE總線用于連接所述計(jì)算機(jī)的計(jì)算機(jī)部件。實(shí)現(xiàn)了一種基于PCIE總線的新型PC架構(gòu)，采用PCIE總線作為統(tǒng)一的內(nèi)部連接方式，統(tǒng)一了總線標(biāo)準(zhǔn)，避免了由于總線標(biāo)準(zhǔn)過多而帶來的兼容性和穩(wěn)定性的問題，而且由于總線速度一致，因此也不會(huì)產(chǎn)生性能的損耗。
文檔編號(hào)G06F13/40GK101634978SQ200910166469
公開日2010年1月27日 申請(qǐng)日期2009年8月19日 優(yōu)先權(quán)日2009年8月19日
發(fā)明者萬峪臣, 君 徐 申請(qǐng)人:成都市華為賽門鐵克科技有限公司