專利名稱：基于二值態(tài)實(shí)現(xiàn)多值運(yùn)算的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)據(jù)處理技術(shù)領(lǐng)域，具體涉及一種基于二值態(tài)實(shí)現(xiàn)多值運(yùn)算 的多功能一體化裝置。
背景技術(shù)：
代表數(shù)據(jù)處理先端技術(shù)的計(jì)算機(jī)自40年代問世以來(lái)， 一直沿襲著馮 諾 依曼機(jī)的體系結(jié)構(gòu)，其主要特點(diǎn)是第一，程序內(nèi)存、串行處理；第二，存 儲(chǔ)地址與存儲(chǔ)內(nèi)容分開；第三，只能被動(dòng)執(zhí)行確定程序。50多年來(lái)，盡管計(jì) 算機(jī)技術(shù)取得了突飛猛進(jìn)的發(fā)展，但人們也越來(lái)越深刻地感受到傳統(tǒng)計(jì)算機(jī) 體系結(jié)構(gòu)所帶來(lái)的限制。由于其硬件功能本質(zhì)上只有移位和相加兩種操作， 所以相對(duì)于數(shù)值運(yùn)算，軟件算法與硬件結(jié)構(gòu)及功能比較協(xié)調(diào)，但當(dāng)擴(kuò)展到非 數(shù)值應(yīng)用方面，軟硬件就不那么協(xié)調(diào)，其中主要原因在于數(shù)據(jù)或知識(shí)在儲(chǔ)存 時(shí)互不相關(guān)，必須通過地址才能互相溝通，且這種溝通還不能超越線性二值 邏輯限制，在進(jìn)行邏輯推理時(shí)亦具有很大的局限性一一不能進(jìn)行逆向邏輯推 理。因二值邏輯是最簡(jiǎn)形式化系統(tǒng)，它必須把所有的問題都轉(zhuǎn)化為邏輯無(wú)窮 小的和，然后一項(xiàng)一項(xiàng)地在一個(gè)邏輯層次上進(jìn)行處理。但智能是系統(tǒng)的宏觀 效應(yīng)，其多路輸入信息有時(shí)需同時(shí)并行交互作用，即需多值或多邏輯層次并 行轉(zhuǎn)換或運(yùn)算，數(shù)據(jù)之間需基于互為因果及邏輯可逆關(guān)系交互作用，而不能 都象二值邏輯那樣完全用二值、或二叉樹來(lái)表達(dá)?？陀^現(xiàn)實(shí)是在好壞與有無(wú) 中間，具有無(wú)限的中間狀態(tài)。這就迫切要求計(jì)算機(jī)能突破傳統(tǒng)二值邏輯設(shè)計(jì) 思路，既只有0或1兩種狀態(tài)，或好或壞、或有或無(wú)，沒有中間狀態(tài)值的現(xiàn) 狀。說明信息時(shí)代的飛速發(fā)展及現(xiàn)代科學(xué)技術(shù)的發(fā)展，對(duì)計(jì)算機(jī)提出了越來(lái) 越多、越來(lái)越高的要求，如并行、運(yùn)算、交換與控制功能一體化，且能雙向并行讀寫操作。
本發(fā)明將00102757.3號(hào)及W099/03046號(hào)專利作現(xiàn)有技術(shù)合并于此。

發(fā)明內(nèi)容
本發(fā)明的目的，是提出一種基于二值態(tài)實(shí)現(xiàn)多值態(tài)、多種進(jìn)制、多功能 一體化的運(yùn)算裝置。基于加、減運(yùn)算關(guān)系實(shí)現(xiàn)邏輯可逆，并以此為基礎(chǔ)實(shí)現(xiàn) 運(yùn)算、交換及控制功能一體化。
一種基于二值態(tài)實(shí)現(xiàn)多值運(yùn)算的裝置，其特征在于，所述裝置包括
選通陣列，所述選通陣列由選通元件按n行Xm列結(jié)構(gòu)形式組成，每個(gè) 選通元件具有至少兩個(gè)輸入腳及至少一個(gè)輸出腳；同一行上的選通元件的一
個(gè)輸入腳連接在一起形成一個(gè)行輸入接點(diǎn)，同一列上的選通元件的第二個(gè)輸 入腳連接在一起形成一個(gè)列輸入接點(diǎn)，行輸入接點(diǎn)之間具有不同的輸入值態(tài)， 列輸入接點(diǎn)之間亦具有不同的輸入值態(tài)，且每個(gè)選通元件的輸入值態(tài)與其在
陣列中所處的位置具有對(duì)應(yīng)關(guān)系，行輸入接點(diǎn)的輸入值態(tài)取值范圍為O至(n 一l)，列輸入接點(diǎn)的輸入值態(tài)取值范圍為O至(m—l);所述這些選通元件 的每個(gè)輸出腳也具有輸出值態(tài)，每個(gè)選通元件的輸出值態(tài)與其輸入值態(tài)之間 具有預(yù)設(shè)的運(yùn)算關(guān)系，將運(yùn)算輸出值態(tài)相同的選通元件的輸出腳通過一隔離 電路連接在一起作為一個(gè)輸出接點(diǎn)，輸出接點(diǎn)的輸出值態(tài)取值范圍為O至(n 十m—l);而輸出值態(tài)是通過選通元件的選通來(lái)確定輸出的；
至少1個(gè)行譯碼單元，所述的行二值態(tài)輸入譯碼單元具有n個(gè)輸出腳， 每個(gè)輸出腳對(duì)應(yīng)連接于所述選通陣列的行輸入接點(diǎn)中的一個(gè)，用于將二進(jìn)制 輸入值譯碼輸出到所述選通陣列中對(duì)應(yīng)的行輸入接點(diǎn)上；
至少1個(gè)列譯碼單元，所述的列二值態(tài)輸入譯碼單元具有m個(gè)輸出腳， 每個(gè)輸出腳對(duì)應(yīng)連接于所述選通陣列的列輸入接點(diǎn)中的一個(gè)，用于將二進(jìn)制 輸入值譯碼輸出到所述選通陣列中對(duì)應(yīng)的列輸入接點(diǎn)上。
上述譯碼器連接進(jìn)制設(shè)定電路、連接雙口 RAM既可做一計(jì)算、交換及控制功能單元， 一加兩減三層疊加體現(xiàn)邏輯可逆性及多功能一體化。
本發(fā)明的主要基本特點(diǎn)是讀寫算可通過一條指令在一個(gè)操作周期中完
成，然后用于并行運(yùn)算、并行交換、并行控制；用于并行總線；用于多對(duì)象 海量數(shù)據(jù)庫(kù)管理；用于多對(duì)象軟硬件資源管理。另外是實(shí)現(xiàn)雙向并行運(yùn)算、 雙向并行交換、雙向并行控制。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí) 施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面 描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講， 在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
附圖標(biāo)號(hào)
圖1是本發(fā)明的選通陣列計(jì)算模型；
圖2是以圖1為邏輯結(jié)構(gòu)模式設(shè)計(jì)的加法運(yùn)算裝置原理圖3是以圖1為邏輯結(jié)構(gòu)模式設(shè)計(jì)的減法運(yùn)算裝置原理圖4是一個(gè)圖2兩個(gè)圖3疊加的邏輯可逆簡(jiǎn)化原理圖5是基于圖2或圖3連接編譯碼器；
圖6是以圖5為基礎(chǔ)增加了進(jìn)制設(shè)定電路；
圖7是加減運(yùn)算關(guān)系的統(tǒng)一；
圖8是圖7的一種簡(jiǎn)化表述；
圖9是圖7的另一種簡(jiǎn)化表述，加上編譯碼器；
圖10是圖9的雙向復(fù)用(加上雙口RAM);
圖11是本發(fā)明運(yùn)算裝置的整體結(jié)構(gòu)圖。
具體實(shí)施例方式
下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而 不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做 出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。 下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)闡述。
首先，請(qǐng)參見圖1，從圖1中可以看出，如將每一個(gè)參量都看作輸入輸出 點(diǎn)或輸入輸出腳，那么各點(diǎn)或各腳均具有各自不同的值態(tài)，此即多值態(tài)結(jié)構(gòu) 運(yùn)算原理。這種多值態(tài)可以擴(kuò)展延伸，即可以在二值中間任意增加中間狀態(tài)
值。之所以以16為例說明，是因?yàn)?6進(jìn)制正好與二進(jìn)制統(tǒng)一。以此為理論
基礎(chǔ)設(shè)計(jì)的運(yùn)算裝置，將不再局限于二進(jìn)制代碼運(yùn)算，而可以設(shè)定進(jìn)制，進(jìn)
行16進(jìn)制內(nèi)各種進(jìn)制代碼的運(yùn)算、交換、控制。
圖1確定了一種加減結(jié)構(gòu)運(yùn)算關(guān)系及原理——即參量之間按入出關(guān)系具 有一種運(yùn)算或邏輯關(guān)系。這種運(yùn)算關(guān)系及功能，具體可用多種電路結(jié)構(gòu)實(shí)現(xiàn)。 請(qǐng)參見圖2、圖3本發(fā)明的運(yùn)算裝置是由選通陣列601組成，該選通陣列是由 選通元件100 (如圖2所示)按n行Xm列結(jié)構(gòu)形式組成，選通元件100是一 種具有選通、運(yùn)算及交換功能的元器件，每個(gè)選通元件100具有至少兩個(gè)輸 入腳及至少一個(gè)輸出腳；將同一行上的選通元件100的一個(gè)輸入腳連接在一 起作為一個(gè)行輸入接點(diǎn)，將同一列上的選通元件100的另一個(gè)輸入腳連接在 一起作為一個(gè)列輸入接點(diǎn)，行輸入接點(diǎn)之間具有不同的輸入值態(tài)，列輸入接 點(diǎn)之間亦具有不同的輸入值態(tài)，且每個(gè)選通元件100的輸入值態(tài)與其在陣列 中所處的位置具有對(duì)應(yīng)關(guān)系，行輸入接點(diǎn)的輸入值態(tài)取值范圍為0至(n—l)， 列輸入接點(diǎn)的輸入值態(tài)取值范圍為O至(m—l);該等選通元件100的每個(gè) 輸出腳也具有輸出值態(tài)，每個(gè)選通元件100的輸出值態(tài)與其輸入值態(tài)之間具 有一定的運(yùn)算關(guān)系，將運(yùn)算輸出值態(tài)相同的選通元件100的輸出腳通過一隔 離電路101連接在一起作為一個(gè)輸出接點(diǎn)，輸出接點(diǎn)的輸出值態(tài)取值范圍為0 至(n+m—l);而輸出值態(tài)是通過選通元件的選通來(lái)確定輸出的。本發(fā)明的 運(yùn)算裝置還包括至少1個(gè)行二值態(tài)譯碼單元602，所述的行二值態(tài)輸入譯碼單元具有n個(gè)輸出腳，每個(gè)輸出腳對(duì)應(yīng)連接于所述選通陣列的行輸入接點(diǎn)中 的一個(gè)，用于將二進(jìn)制輸入值譯碼輸出到所述選通陣列中對(duì)應(yīng)的行輸入接點(diǎn)
上；至少1個(gè)列二值態(tài)譯碼單元603，所述的列二值態(tài)輸入譯碼單元具有m 個(gè)輸出腳，每個(gè)輸出腳對(duì)應(yīng)連接于所述選通陣列的列輸入接點(diǎn)中的一個(gè)，用 于將二進(jìn)制輸入值譯碼輸出到所述選通陣列中對(duì)應(yīng)的列輸入接點(diǎn)上。陣列的 輸出則對(duì)應(yīng)到編碼輸出單元604。
由此可見，選通陣列的輸出值態(tài)與輸入值態(tài)間可依據(jù)運(yùn)算關(guān)系進(jìn)行定義， 通過定義二者之間具有特定的運(yùn)算關(guān)系，而運(yùn)算是由選通元件的選通實(shí)現(xiàn)的， 即是通過結(jié)構(gòu)運(yùn)算來(lái)完成數(shù)學(xué)運(yùn)算的。而運(yùn)算結(jié)果則是通過編碼輸出單元輸 出，編碼輸出單元與行、列譯碼單元相同，與選通陣列的輸出及輸入值態(tài)間 可依據(jù)運(yùn)算關(guān)系進(jìn)行定義。實(shí)現(xiàn)了算法與結(jié)構(gòu)匹配、輸入輸出接點(diǎn)的位置與 位值匹配、運(yùn)算關(guān)系與位值匹配。
請(qǐng)參見圖2，是體現(xiàn)一種加法運(yùn)算關(guān)系及實(shí)現(xiàn)加法運(yùn)算功能的多值態(tài)、多 功能運(yùn)算裝置，具有輸入兩入、 一輸出，用A+B二add (無(wú)進(jìn)位和)或A+B 二cadd (進(jìn)位和)定義，以行輸入接點(diǎn)為AO、 Al、 A2， 3個(gè)值態(tài)，列輸入接 點(diǎn)為B0、 Bl、 B2， 3個(gè)值態(tài)為例，輸出接點(diǎn)為add0、 addl、 add2、 caddl、 cadd2， 5個(gè)值態(tài)，入出值態(tài)定義體現(xiàn)加法運(yùn)算關(guān)系。
請(qǐng)參見圖3，是體現(xiàn)一種減法運(yùn)算關(guān)系及實(shí)現(xiàn)減法運(yùn)算功能的多值態(tài)、多 功能運(yùn)算裝置，具有兩輸入A、 B， 一輸出，用A—B二dec (正值)或A—B 二ndec(負(fù)值)定義，以行輸入接點(diǎn)為AO、 Al、 A2， 3個(gè)值態(tài)，列輸入接點(diǎn)為 B0、 Bl、 B2， 3個(gè)值態(tài)為例，輸出接點(diǎn)正值為decO、 decl、 dec2， 3個(gè)值態(tài)， 輸出接點(diǎn)負(fù)值為ndecl、 ndec2， 2個(gè)值態(tài)，入出值態(tài)定義體現(xiàn)減法運(yùn)算關(guān)系。
請(qǐng)參見圖4，是一個(gè)圖2與兩個(gè)圖3的組合后其中的一個(gè)選通元件，即由 3個(gè)選通元件100構(gòu)成，體現(xiàn)邏輯可逆關(guān)系。3個(gè)選通元件100合并后有6個(gè) 端口，三個(gè)入口，三個(gè)出口，入端口 al (a3)及出端口 a2統(tǒng)一用端口 A表示， 入端口 bl (b2)及出端口 b3統(tǒng)一用端口 B表示，入端口 c2 (c3)及出端口
8200910085104.6
說明書第6/9頁(yè)
cl統(tǒng)一用端口C表示，由于al+bl二cl， c2—b2二a2且c3 — a3二b3，則體現(xiàn) 了一禾中A+B二C， C—B=A， C—A=B的邏輯可逆關(guān)系，可實(shí)現(xiàn)雙向輸入輸 出。實(shí)現(xiàn)交換、運(yùn)算及控制功能一體化。如進(jìn)行運(yùn)算，讀A、讀B、結(jié)果寫在 C。讀C、讀A、結(jié)果寫在B，讀C、讀B、結(jié)果寫在A。如進(jìn)行交換，是從 A 口給一高電平，B、 C兩口即可進(jìn)行雙向交換；如從B 口給一高電平，則A、 C兩口可進(jìn)行雙向交換；如從C口給一高電平，貝UA、 B兩口可進(jìn)行雙向交 換。整體選通陣列進(jìn)行交換，則是從A 口設(shè)置(假設(shè)選通陣列的輸入為16個(gè) 值態(tài)，不通過譯碼器，0—15全部設(shè)定為高電平)，B、 C兩個(gè)口可以實(shí)現(xiàn)雙 向同步交換(同樣是不通過編譯碼器)。如從B口 0—15全部設(shè)定為高電平， 則A、 C兩個(gè)口 (0—15)可以實(shí)現(xiàn)雙向同步交換(同樣是不通過編譯碼器)。 如從B 口 0—15全部設(shè)定為高電平，則A、 C兩個(gè)口 (0—15)可以實(shí)現(xiàn)雙向 同步交換(同樣是不通過編譯碼器)。
利用A、 B 口相對(duì)于C 口的互補(bǔ)關(guān)系，及A、 B、 C三個(gè)口的邏輯可逆關(guān) 系與運(yùn)算關(guān)系，可實(shí)現(xiàn)雙向互為因果關(guān)系控制。
請(qǐng)參見圖5，是基于圖2或圖3增加了編譯碼器。運(yùn)算裝置由選通陣列 501，行二值態(tài)譯碼器502，列二值態(tài)譯碼器503，編碼輸出單元504構(gòu)成。
請(qǐng)參見圖6，是基于圖5增加了進(jìn)制設(shè)定電路，用于控制所述行二值態(tài)譯 碼單元602及列二值態(tài)譯碼單元603輸出值態(tài)的個(gè)數(shù)，并建立相應(yīng)的進(jìn)借位 鏈路，這樣既可改變本發(fā)明運(yùn)算裝置的進(jìn)制。所示行二值態(tài)譯碼單元602、列 二值態(tài)譯碼單元603輸入A、 B， 4個(gè)編碼輸出單元604分別輸出add、 cadd、 dec、 ndec。
請(qǐng)參見圖7，是加、減法運(yùn)算關(guān)系的組合，實(shí)現(xiàn)加、減法運(yùn)算功能的多值 態(tài)、多功能運(yùn)算裝置，由加法運(yùn)算關(guān)系結(jié)構(gòu)與減法運(yùn)算關(guān)系結(jié)構(gòu)合并，入出 值態(tài)定義同時(shí)體現(xiàn)加、減法運(yùn)算關(guān)系。采用圖7的運(yùn)算裝置即可實(shí)現(xiàn)圖1的 陣列模型，圖1中左端第一行預(yù)設(shè)數(shù)值0-15與上端第一行預(yù)設(shè)數(shù)值0-15各自 所在端為輸入端(即行、列輸入接點(diǎn))，每個(gè)點(diǎn)代表0-15中的一個(gè)預(yù)設(shè)的數(shù)值。穿過行輸入接點(diǎn)與列輸入接點(diǎn)交匯點(diǎn)的斜線末端的數(shù)值即行輸入接點(diǎn)與 列輸入接點(diǎn)的所對(duì)應(yīng)的數(shù)值運(yùn)算的結(jié)果。下端的預(yù)設(shè)數(shù)值0-15所在端為行輸
入接點(diǎn)與列輸入接點(diǎn)的非進(jìn)位和，右端第一列預(yù)設(shè)數(shù)值16-30所在端為行輸入 接點(diǎn)與列輸入接點(diǎn)的進(jìn)位和。右端第二列預(yù)設(shè)數(shù)值0-15所在端為列輸入接點(diǎn) 與行輸入接點(diǎn)的負(fù)差，上端第二列預(yù)設(shè)數(shù)值0-15所在端為列輸入接點(diǎn)與行輸 入接點(diǎn)的正差。
圖8是圖7的一種簡(jiǎn)化表述，圖8所示，以A、 B為輸入，add、 cadd、 ndec、 dec則分別為A+B的無(wú)進(jìn)位和、A+B的有進(jìn)位和、A-B的負(fù)差、A-B 的正差。如圖l舉例來(lái)說
無(wú)進(jìn)位和的運(yùn)算左端的0-15即為A，頂端的0-15為B，左端的9 (A) 加頂端的2 (B)，因?yàn)槭乔蠛?，輸出的方向?yàn)橛勺笊现劣蚁?，與9和2的交 匯處相交的由左上至右下的直線(隔離電路)指示的結(jié)果為ll (add)。
有進(jìn)位和的運(yùn)算左端的9 (A)加頂端的7 (B)，因?yàn)槭乔蠛停敵龅?方向?yàn)橛勺笊现劣蚁?，與9和7的交匯處相交的由左上至右下的直線(隔離 電路)指示的結(jié)果為16 (cadd)。
正差的運(yùn)算左端的IO (A)減頂端的8 (B)，因?yàn)槭乔蟛?，輸出的?向?yàn)橛勺笙轮劣疑?，與10和8的交匯處相交的由左下至右上的直線(隔離電 路)指示的結(jié)果為2 (dec)。
負(fù)差的運(yùn)算左端的10 (A)減頂端的13 (B)，因?yàn)槭乔蟛?，輸出的?向?yàn)橛勺笙轮劣疑希c10和13的交匯處相交的由左下至右上的直線(隔離 電路)指示的結(jié)果為3 (ndec)。
圖9是基于圖8加上了編、譯碼器。圖10是圖9的雙向復(fù)用，兩端連接 編譯碼器共享選通陣列，增加了雙口RAM。圖中的l表示譯碼器，2表示編 碼器，3表示雙口RAM。通過圖l可以看出，橫豎線是輸入線，斜線是輸出 線。橫豎線的兩端均可匹配雙口RAM輸入(非同時(shí))。同樣道理，斜線的兩 端同樣可以匹配雙口RAM輸出(亦非同時(shí))。構(gòu)成圖11四入八出12個(gè)端口。圖11是又加上命令寄存器、端機(jī)及主機(jī)。圖中的l表示譯碼器；圖中的 2表示編碼器；圖中的3表示雙口RAM;圖中的4表示端機(jī)?；趫Dll，再 通過三層疊加，如圖4，可實(shí)現(xiàn)邏輯可逆運(yùn)算器。
上述多功能運(yùn)算器可廣泛應(yīng)用于路由選擇、時(shí)空并行交換、位控、點(diǎn)控 及互為因果關(guān)系控制。
各圖中的選通元件100可以是數(shù)字門，例如與門電路，也可以模擬傳輸 門，隔離電路101可以選用或門，也可以用運(yùn)算放大器來(lái)實(shí)現(xiàn)。選通元件100 可為兩入一出，兩入兩出或多入多出。
通過這種具有多值態(tài)的選通陣列所實(shí)現(xiàn)的結(jié)構(gòu)運(yùn)算，具有數(shù)據(jù)與地址的 統(tǒng)一及儲(chǔ)算一體化特性。之所以說數(shù)據(jù)與地址統(tǒng)一，是因?yàn)閿?shù)據(jù)在存儲(chǔ)器中 與地址是一致的，數(shù)據(jù)就是地址，地址就是數(shù)據(jù)，即用同一個(gè)數(shù)據(jù)作為地址 存入同一個(gè)數(shù)據(jù)。其好處是數(shù)據(jù)可實(shí)現(xiàn)透明存取。之所以說儲(chǔ)算一體化，是 因?yàn)椴僮鲾?shù)的讀、運(yùn)算及其運(yùn)算結(jié)果的寫可用一條指令在一個(gè)時(shí)間段完成， 而不用分時(shí)操作。
在上述運(yùn)算裝置的基礎(chǔ)上，附加進(jìn)借位及進(jìn)制設(shè)定電路，可構(gòu)成新型運(yùn) 算器，這種運(yùn)算器具有模數(shù)統(tǒng)一及數(shù)據(jù)與地址統(tǒng)一的特點(diǎn)。
基于一加、兩減選通陣列的組合，配合外圍電路可構(gòu)成邏輯可逆、雙向 入出的多用、多值態(tài)邏輯可逆運(yùn)算器。利用這種新型的多用、多值態(tài)邏輯可 逆運(yùn)算器，加上命令寄存器并行處理、一二分配器、二選一電路、及雙端口 RAM可設(shè)計(jì)出一種新型的多值態(tài)、并行計(jì)算機(jī)，它突破了二值運(yùn)算的局限； 邏輯可逆雙向入出；地址與數(shù)據(jù)統(tǒng)一；進(jìn)制可選擇設(shè)定；具開放性；無(wú)附加 或較少過程性操作?？蓮V泛應(yīng)用于并行雙向數(shù)據(jù)處理、并行雙向控制、并行 雙向通信交換及計(jì)算機(jī)網(wǎng)絡(luò)等領(lǐng)域，相對(duì)于現(xiàn)有的馮氏計(jì)算機(jī)，將意味著一 場(chǎng)計(jì)算機(jī)的革命。
以上所述的具體實(shí)施方式
，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行 了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式
而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做 的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種基于二值態(tài)實(shí)現(xiàn)多值運(yùn)算的裝置，其特征在于，所述裝置包括選通陣列，所述選通陣列由選通元件按n行×m列結(jié)構(gòu)形式組成，每個(gè)選通元件具有至少兩個(gè)輸入腳及至少一個(gè)輸出腳；同一行上的選通元件的一個(gè)輸入腳連接在一起形成一個(gè)行輸入接點(diǎn)，同一列上的選通元件的第二個(gè)輸入腳連接在一起形成一個(gè)列輸入接點(diǎn)，行輸入接點(diǎn)之間具有不同的輸入值態(tài)，列輸入接點(diǎn)之間亦具有不同的輸入值態(tài)，且每個(gè)選通元件的輸入值態(tài)與其在陣列中所處的位置具有對(duì)應(yīng)關(guān)系，行輸入接點(diǎn)的輸入值態(tài)取值范圍為0至(n-1)，列輸入接點(diǎn)的輸入值態(tài)取值范圍為0至(m-1)；所述這些選通元件的每個(gè)輸出腳也具有輸出值態(tài)，每個(gè)選通元件的輸出值態(tài)與其輸入值態(tài)之間具有預(yù)設(shè)的運(yùn)算關(guān)系，將運(yùn)算輸出值態(tài)相同的選通元件的輸出腳通過一隔離電路連接在一起作為一個(gè)輸出接點(diǎn)，輸出接點(diǎn)的輸出值態(tài)取值范圍為0至(n+m-1)(此處應(yīng)考慮和差同時(shí)輸出的情況)；而輸出值態(tài)是通過選通元件的選通來(lái)確定輸出的；至少1個(gè)行譯碼單元，所述的行二值態(tài)譯碼單元具有n個(gè)輸出腳，每個(gè)輸出腳對(duì)應(yīng)連接于所述選通陣列的行輸入接點(diǎn)中的一個(gè)，用于將二進(jìn)制輸入值譯碼輸出到所述選通陣列中對(duì)應(yīng)的行輸入接點(diǎn)上；至少1個(gè)列譯碼單元，所述的列二值態(tài)譯碼單元具有m個(gè)輸出腳，每個(gè)輸出腳對(duì)應(yīng)連接于所述選通陣列的列輸入接點(diǎn)中的一個(gè)，用于將二進(jìn)制輸入值譯碼輸出到所述選通陣列中對(duì)應(yīng)的列輸入接點(diǎn)上。
2. 根據(jù)權(quán)利要求1所述的裝置，其特征在于所述裝置還包括進(jìn)制設(shè)定 單元，所述進(jìn)制設(shè)定單元，用于控制所述行二值態(tài)譯碼單元及列二值態(tài)譯碼 單元輸出值態(tài)的個(gè)數(shù)并建立相應(yīng)的進(jìn)借位鏈路。
3. 根據(jù)權(quán)利要求1所述的裝置，其特征在于所述選通陣列的運(yùn)算關(guān)系 為加法運(yùn)算，所述的每個(gè)選通元件的輸出值態(tài)等于其行輸入值態(tài)與列輸入值 態(tài)之和；所述的行輸入接點(diǎn)的個(gè)數(shù)為n，所述的列輸入接點(diǎn)的個(gè)數(shù)為m，所述的輸出接點(diǎn)的個(gè)數(shù)則為(n+m—l)。
4. 根據(jù)權(quán)利要求1所述的裝置，其特征在于所述選通陣列的運(yùn)算關(guān)系為減法運(yùn)算，所述的每個(gè)選通元件的輸出值態(tài)等于其行輸入值態(tài)與列輸入值態(tài)之差，所述的行輸入接點(diǎn)的個(gè)數(shù)為n，所述的列輸入接點(diǎn)的個(gè)數(shù)為m，所述 的輸出接點(diǎn)的個(gè)數(shù)則為(n+m—l)。
5. 根據(jù)權(quán)利要求1所述的裝置，其特征在于所述選通陣列的運(yùn)算關(guān)系 為一加法、 一減法運(yùn)算關(guān)系的組合，將由加法運(yùn)算關(guān)系所確定的輸出值態(tài)相 同的選通元件的輸出腳通過一隔離電路連接在一起作為一個(gè)加法輸出接點(diǎn)， 將由減法運(yùn)算關(guān)系所確定的輸出值態(tài)相同的選通元件的輸出腳，通過一隔離 電路連接在一起作為一個(gè)減法輸出接點(diǎn)，所述的行輸入接點(diǎn)的個(gè)數(shù)為n，所述 的列輸入接點(diǎn)的個(gè)數(shù)為m，所述的輸出接點(diǎn)的個(gè)數(shù)則為2 (n+m—1)。
6. 根據(jù)權(quán)利要求1所述的裝置，其特征在于所述選通陣列的n行Xm 列的選通陣列的運(yùn)算關(guān)系為加法，將所述的行輸入接點(diǎn)連接到一個(gè)入端口 (al)，所述的列輸入接點(diǎn)連接到一個(gè)入端口(bl)，所述的輸出接點(diǎn)連接到一個(gè) 出端口(cl)，另有二個(gè)所述的運(yùn)算關(guān)系為減法的n行Xm列選通陣列，將其一 的行輸入接點(diǎn)連接到一個(gè)入端口(c2)，列輸入接點(diǎn)連接到一個(gè)入端口(b2)，輸 出接點(diǎn)連接到一個(gè)出端口(a2)，將另一個(gè)行輸入接點(diǎn)連接到一個(gè)入端口(c3)， 列輸入接點(diǎn)連接到一個(gè)入端口(a3)，輸出接點(diǎn)連接到一個(gè)出端口(b3)，并且入 端口(al)與(a3)連接在一起，入端口(bl)與端口(b2)連接在一起，入端口(c2)與 端口(c3)連接在一起。
7. 根據(jù)權(quán)利要求1至6中任一所述的裝置，其特征在于所述的選通元 件是數(shù)字門或模擬傳輸門，隔離電路為數(shù)字或門或運(yùn)算放大器。
8. 根據(jù)權(quán)利要求1至6中任一所述的裝置，其特征在于每一輸入輸出 單元都連接一個(gè)雙口 RAM，雙口 RAM連接著端機(jī)及命令寄存器，所述命令 寄存器控制雙口RAM對(duì)選通陣列讀寫操作，進(jìn)行運(yùn)算、交換與控制，對(duì)端機(jī) 或外設(shè)進(jìn)行讀寫操作。
全文摘要
本發(fā)明是關(guān)于一種基于二值態(tài)實(shí)現(xiàn)多值運(yùn)算的裝置，包括譯碼輸入單元，選通陣列，編碼輸出單元。選通陣列由選通元件按n行×m列結(jié)構(gòu)形式組成，每個(gè)選通元件具有至少兩個(gè)輸入腳及至少一個(gè)輸出腳；同一行上選通元件的一個(gè)輸入腳連接在一起形成一個(gè)行輸入接點(diǎn)，同一列上選通元件的第二個(gè)輸入腳連接在一起形成一個(gè)列輸入接點(diǎn)，行輸入接點(diǎn)之間具有不同的輸入值態(tài)，列輸入接點(diǎn)之間亦具有不同的輸入值態(tài)，輸入值態(tài)與其在陣列中所處的位置具有對(duì)應(yīng)關(guān)系；選通元件每個(gè)輸出腳具有確定的輸出值態(tài)。輸出、輸入值態(tài)間具有預(yù)設(shè)運(yùn)算關(guān)系。本發(fā)明可用于并行總線，用于海量數(shù)據(jù)庫(kù)管理，用于軟硬件資源管理。另外可用于雙向并行運(yùn)算、雙向并行交換、雙向并行控制。
文檔編號(hào)G06F7/505GK101561753SQ20091008510
公開日2009年10月21日 申請(qǐng)日期2009年6月1日 優(yōu)先權(quán)日2009年6月1日
發(fā)明者王迪興 申請(qǐng)人:王迪興