專利名稱：模擬信號(hào)數(shù)據(jù)壓縮處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于信息處理領(lǐng)域，尤其涉及一種模擬信號(hào)數(shù)據(jù)壓縮處理器。
背景技術(shù)：
在進(jìn)行工程的結(jié)構(gòu)分析時(shí)，振動(dòng)是一個(gè)重要參量。通過對(duì)結(jié)構(gòu)振動(dòng) 數(shù)據(jù)的長(zhǎng)期分析，可得出結(jié)構(gòu)的許多信息，所以能否對(duì)結(jié)構(gòu)振動(dòng)進(jìn)行長(zhǎng) 期、連續(xù)、精準(zhǔn)地測(cè)量很大程度上決定著結(jié)構(gòu)分析質(zhì)量的好壞。一個(gè)有效的區(qū)域中監(jiān)測(cè)結(jié)構(gòu)振動(dòng)的傳感器采集的數(shù)據(jù)越連續(xù)，采集 得到的實(shí)際信號(hào)越真實(shí)，準(zhǔn)確性越高，這樣就需要一種超強(qiáng)運(yùn)算能力、 高速采集處理的裝置。這種情況使得實(shí)際的數(shù)據(jù)量特別大，在現(xiàn)有通訊 技術(shù)情況下不能完全實(shí)現(xiàn)大數(shù)據(jù)量的數(shù)據(jù)采集與存儲(chǔ)，為了改變這種情 況，需要研制一種現(xiàn)場(chǎng)采集數(shù)據(jù)量比較小，并可將實(shí)際數(shù)據(jù)在計(jì)算處理 中心進(jìn)行恢復(fù)分析的裝置。發(fā)明內(nèi)容本發(fā)明的目的在于克服現(xiàn)有技術(shù)采集數(shù)據(jù)量大、系統(tǒng)不穩(wěn)定以及需 要數(shù)據(jù)存儲(chǔ)空間大的缺陷，提供一種模擬信號(hào)數(shù)據(jù)壓縮處理器。 本發(fā)明是通過如下方案予以實(shí)現(xiàn)的-一種模擬信號(hào)數(shù)據(jù)壓縮處理器，其處理器采集板(l)由DSP采集單 元(5)、數(shù)據(jù)鎖存單元(1-4)、串口通訊單元(4)、外設(shè)工控機(jī)(3)、信 號(hào)調(diào)理單元(1-1)、 A/D轉(zhuǎn)換單元(1-2)、 D/A轉(zhuǎn)換單元(1-3)、邏輯 控制單元(2)和數(shù)據(jù)存儲(chǔ)單元(6)組成，DSP采集單元(5)的采集數(shù) 據(jù)傳輸端通過串口通訊單元(4)與外設(shè)工控機(jī)(3)相連，DSP采集單 元(5)連接邏輯控制單元(2)，該邏輯控制單元(2)的D/A轉(zhuǎn)換控制 輸出端連接D/A轉(zhuǎn)換單元(1-3)的控制輸入端，邏輯控制單元(2)的 A/D轉(zhuǎn)換控制輸出端連接A/D轉(zhuǎn)換單元(1-2)的控制輸入端，邏輯控制 單元(2)的程序控制輸出端連接數(shù)據(jù)存儲(chǔ)單元(6)的控制輸入端,邏 輯控制單元(2)的串口通訊控制輸出端連接串口通訊接口單元(4)的 控制輸入端，邏輯控制單元(2)的多個(gè)數(shù)據(jù)鎖存控制輸出端連接采集 板(1)上的每個(gè)數(shù)據(jù)鎖存單元(1-4)的控制輸入端，采集板( )上 的數(shù)據(jù)鎖存單元(1-4)的數(shù)據(jù)輸出端與DSP采集單元(5)的數(shù)據(jù)傳輸端相連，邏輯控制單元(2)的輸出端連接信號(hào)調(diào)理單元(1-1)的輸入^山端。而且，所述串口通訊單元(4)的串口與電平轉(zhuǎn)換芯片(Dl)的輸入 端相連來完成DSP采集單元(5)與外設(shè)工控機(jī)(3)的通訊。而且，所述A/D轉(zhuǎn)換單元(1-2)采用16位模數(shù)轉(zhuǎn)換器(Ul),所述 信號(hào)調(diào)理單元(1-1)由乘法電路(1-1-1)、減法電路(1-1-2)、積分 電路(1-1-3)、第一放大電路(1-1-4)、第二放大電路(1-1-5)、第三 放大電路(1-1-6)、 D/A轉(zhuǎn)換單元(1-3)組成， 一路模擬信號(hào)輸入到乘 法電路(1-1-1)的輸入端；D/A轉(zhuǎn)換單元(卜3)的輸出端與乘法電路 (l-l-1)的另一個(gè)輸入端相連，乘法電路(1-1-1)的兩個(gè)輸出端分別 與減法電路(1-1-2)的兩個(gè)輸入端相連，減法電路(1-1-2)的輸出端 連接積分電路(1-1-3)的輸入端，積分電路(1-1-3)的輸出端連接第 一放大電路(1-1-4)的輸入端，第一放大電路(1-1-4)的輸處端連接 第二放大電路(1-1-5)的輸入端，第二放大電路(1-1-5)的輸出端連 接第三放大電路(1-1-6)的輸入端，第三放大電路(1-1-6)的輸出端 連接A/D轉(zhuǎn)換單元(1-2)的輸入單元相連。而且，所述DSP采集單元(5)由DSP中央芯片(5-6)、第一雙通 電平轉(zhuǎn)換器(5-2)、第二雙通電平轉(zhuǎn)換器(5-4)、第三單通數(shù)據(jù)隔離器 (5-1)、第四單通數(shù)據(jù)隔離器(5-5)、 EPR0M存儲(chǔ)器(5-3)、復(fù)位電路 (5-7)、 FLASH數(shù)據(jù)存儲(chǔ)器(5-8)和邏輯控制器(5-9)組成，DSP中 央芯片(5-6)的DO至D7腳通過八位數(shù)據(jù)線分別連接第一雙通電平轉(zhuǎn) 換器(5-2)的八個(gè)輸入端，第一雙通電平轉(zhuǎn)換器(5-2)的八個(gè)輸出端 分別連接EPROM存儲(chǔ)器(5-3)的八位數(shù)據(jù)輸入端、串口通訊單元(4) 的八位數(shù)據(jù)輸入端和第三單通數(shù)據(jù)隔離器(5-1)的八個(gè)輸入端，DSP 中央芯片(5-6)的D8至D15腳通過八位數(shù)據(jù)線分別連接第二雙通電平 轉(zhuǎn)換器(5-4)的八個(gè)輸入端，第二雙通電平轉(zhuǎn)換器(5-4)的八個(gè)輸出 端分別連接FLASH數(shù)據(jù)存儲(chǔ)器(5-8)的八位復(fù)用I/O 口和第四單通數(shù) 據(jù)隔離器(5-5)的八個(gè)輸入端，EPR0M存儲(chǔ)器(5-3)的十六位地址輸 入端連接DSP中央芯片(5-6)的AO-A15腳，DSP中央芯片(5-6)的 A0-A3腳連接串口通訊單元(4)的三位地址線，DSP中央芯片(5-6) 的A20-A23、讀寫腳和SERTB腳連接邏輯控制單元(2)的19、 20、 21、 22、 18、 16腳，DSP中央芯片(5-6)的第一中斷源與邏輯控制單元(2) 的25腳相連。而且，所述邏輯控制單元(2)的A/D轉(zhuǎn)換控制腳12與一個(gè)A/D轉(zhuǎn)換單元(1-2)的24腳相連，邏輯控制單元(2)的D/A轉(zhuǎn)換控制腳13 與一個(gè)D/A轉(zhuǎn)換單元(1-3)的9腳相連，邏輯控制單元(2)的數(shù)據(jù)方 向控制腳24分別與第一雙通電平轉(zhuǎn)換器(5-2)、第二雙通電平轉(zhuǎn)換器(5-4)的1腳相連，邏輯控制單元(2)的程序控制輸出端14腳連接 該采集板(1)上的EPR0M存儲(chǔ)器(6 )的22腳，F(xiàn)LASH數(shù)據(jù)存儲(chǔ)器(5-8 ) 的控制使能腳9命令鎖存使能腳16地址鎖存使能腳17讀控制腳8寫控 制腳18分別與邏輯控制單元(2)的2、 8、 9、 1、 IO腳相連，第一雙 通電平轉(zhuǎn)換器的D00與邏輯控制單元(2)的33腳相連，串口通訊單元(4)的復(fù)位控制腳39、中斷控制腳33、讀控制腳24、寫控制腳20、 分別連接邏輯控制單元(2)的30、 31、 32、 34腳。 本發(fā)明的優(yōu)點(diǎn)和積極效果是1、 本發(fā)明的外設(shè)工控機(jī)給通訊接口單元一個(gè)數(shù)據(jù)讀取命令后，該 命令通過DSP采集單元傳給邏輯控制單元，邏輯控制單元發(fā)出信號(hào)打開 信號(hào)采集通道，結(jié)構(gòu)振動(dòng)信號(hào)進(jìn)入采集板并轉(zhuǎn)化為數(shù)字信號(hào)，數(shù)字信號(hào) 通過總線被DSP采集單元所接收，數(shù)字信號(hào)經(jīng)過DSP采集單元處理和分 心后，經(jīng)過串口通訊單元傳出給外設(shè)的計(jì)算機(jī)，所以本發(fā)明能根據(jù)檢測(cè) 者的要求隨時(shí)通過外設(shè)的計(jì)算機(jī)讀取結(jié)構(gòu)振動(dòng)數(shù)據(jù)。2、 本發(fā)明采用16位A/D轉(zhuǎn)換器將模擬信號(hào)轉(zhuǎn)換為高精度的數(shù)字信 號(hào)，該數(shù)字信號(hào)通過鎖存使振動(dòng)數(shù)據(jù)信號(hào)按照給定的時(shí)序被DSP采集單 元所接收，工控機(jī)按所需從DSP讀取信息。3、 本發(fā)明提供了 16位高精度的振動(dòng)信號(hào)數(shù)據(jù)，并使其在計(jì)算機(jī)上 大量存儲(chǔ)，具有模擬數(shù)據(jù)壓縮、工作可靠、能滿足同步要求和容易推廣 實(shí)施的優(yōu)點(diǎn)。


圖1是本發(fā)明的電路結(jié)構(gòu)示意圖；圖2是圖1的信號(hào)調(diào)理單元電路連接示意圖；圖3是圖1的DSP采集單元中央芯片的外設(shè)連接關(guān)系示意圖；圖4是圖1的邏輯控制單元與外設(shè)的連接關(guān)系示意圖。
具體實(shí)施方式
下面通過具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳述，以下實(shí)施例只是描述 性的，不是限定性的，不能以此限定本發(fā)明的保護(hù)范圍。一種模擬信號(hào)數(shù)據(jù)壓縮處理器，其處理器采集板1由DSP采集單元 5、數(shù)據(jù)鎖存單元1-4串口通訊單元4、外設(shè)工控機(jī)3、信號(hào)調(diào)理單元1-1、 A/D轉(zhuǎn)換單元1-2、 D/A轉(zhuǎn)換單元1-3、邏輯控制單元2和數(shù)據(jù)存儲(chǔ)單元6組成，DSP采集單元5的采集數(shù)據(jù)傳輸端通過串口通訊單元4與外設(shè) 工控機(jī)3相連，DSP采集單元5連接邏輯控制單元2，該邏輯控制單元2 的D/A轉(zhuǎn)換控制輸出端連接D/A轉(zhuǎn)換單元1-3的控制輸入端，邏輯控制 單元2的A/D轉(zhuǎn)換控制輸出端連接A/D轉(zhuǎn)換單元1-2的控制輸入端，邏 輯控制單元2的程序控制輸出端連接數(shù)據(jù)存儲(chǔ)單元6的控制輸入端，邏 輯控制單元2的串口通訊控制輸出端連接串口通訊接口單元4的控制輸 入端，邏輯控制單元2的多個(gè)數(shù)據(jù)鎖存控制輸出端連接采集板1上的每 個(gè)數(shù)據(jù)鎖存單元1-4的控制輸入端，采集板1上的數(shù)據(jù)鎖存單元1-4的 數(shù)據(jù)輸出端與DSP采集單元5的數(shù)據(jù)傳輸端相連，邏輯控制單元2的輸 出端連接信號(hào)調(diào)理單元1-1的輸入端。串口通訊單元4的串口與電平轉(zhuǎn)換芯片Dl的輸入端相連來完成DSP 采集單元5與外設(shè)工控機(jī)3的通訊。本實(shí)施例中，DSP采集單元5選用的芯片為TMS320VC33-150， A/D轉(zhuǎn)換單元1-2選用的芯片為Ad976acr，邏輯控制單元2選用的芯片 Lattice m4a5， D/A轉(zhuǎn)換單元1-3選用的芯片為AD508，串口通訊單元4 選用的芯片為Max3232。A/D轉(zhuǎn)換單元1-2采用16位模數(shù)轉(zhuǎn)換器Ul，所述信號(hào)調(diào)理單元卜l 由乘法電路1-1-1、減法電路1-1-2、積分電路1-1-3、第一放大電路 1-1-4、第二放大電路1-卜5、第三放大電路1-1-6、 D/A轉(zhuǎn)換單元1-3 組成， 一路模擬信號(hào)輸入到乘法電路1-1-1的輸入端；D/A轉(zhuǎn)換單元l-3 的輸出端與乘法電路1-1-1的另一個(gè)輸入端相連，乘法電路1-1-1的兩 個(gè)輸出端分別與減法電路1-1-2的兩個(gè)輸入端相連，減法電路1-1-2的 輸出端連接積分電路1-1-3的輸入端，積分電路1-1-3的輸出端連接第 一放大電路卜1-4的輸入端，第一放大電路1-1-4的輸處端連接第二放 大電路1-1-5的輸入端，第二放大電路1-1-5的輸出端連接第三放大電 路1-1-6的輸入端，第三放大電路1-1-6的輸出端連接A/D轉(zhuǎn)換單元1-2 的輸入單元相連。DSP采集單元5由DSP中央芯片5-6、第一雙通電平轉(zhuǎn)換器5-2、第 二雙通電平轉(zhuǎn)換器5-4、第三單通數(shù)據(jù)隔離器5-1、第四單通數(shù)據(jù)隔離 器5-5、 EPR0M存儲(chǔ)器5-3、復(fù)位電路5-7、 FLASH數(shù)據(jù)存儲(chǔ)器5-8和邏 輯控制器5-9組成，參見圖3， DSP中央芯片5-6的DO至D7腳通過八 位數(shù)據(jù)線分別連接第一雙通電平轉(zhuǎn)換器5-2的八個(gè)輸入端，第一雙通電 平轉(zhuǎn)換器5-2的八個(gè)輸出端分別連接EPROM存儲(chǔ)器5-3的八位數(shù)據(jù)輸入 端、串口通訊單元4的八位數(shù)據(jù)輸入端和第三單通數(shù)據(jù)隔離器5-1的八個(gè)輸入端，DSP中央芯片5-6的D8至D15腳通過八位數(shù)據(jù)線分別連接第 二雙通電平轉(zhuǎn)換器5-4的八個(gè)輸入端，第二雙通電平轉(zhuǎn)換器5-4的八個(gè) 輸出端分別連接FLASH數(shù)據(jù)存儲(chǔ)器5-8的八位復(fù)用I/O 口和第四單通數(shù) 據(jù)隔離器5-5的八個(gè)輸入端，EPR0M存儲(chǔ)器5-3的十六位地址輸入端連 接DSP中央芯片5-6的AO-A15腳，DSP中央芯片5-6的AO-A3腳連接串 口通訊單元4的三位地址線，DSP中央芯片5-6的A20-A23、讀寫腳和 SERTB腳連接邏輯控制單元2的19、 20、 21、 22、 18、 16腳，DSP中央 芯片5-6的第一中斷源與邏輯控制單元2的25腳相連。邏輯控制單元2的A/D轉(zhuǎn)換控制腳12與一個(gè)A/D轉(zhuǎn)換單元1-2的 24腳相連，邏輯控制單元2的D/A轉(zhuǎn)換控制腳13與一個(gè)D/A轉(zhuǎn)換單元 1-3的9腳相連，邏輯控制單元2的數(shù)據(jù)方向控制腳24分別與第一雙通 電平轉(zhuǎn)換器5-2、第二雙通電平轉(zhuǎn)換器5-4的1腳相連，邏輯控制單元 2的程序控制輸出端14腳連接該采集板1上的EPROM存儲(chǔ)器6的22腳， FLASH數(shù)據(jù)存儲(chǔ)器5-8的控制使能腳9命令鎖存使能腳16地址鎖存使能 腳17讀控制腳8寫控制腳18分別與邏輯控制單元2的2、 8、 9、 1、 10 腳相連，第一雙通電平轉(zhuǎn)換器的D00與邏輯控制單元2的33腳相連， 串口通訊單元4的復(fù)位控制腳39、中斷控制腳33、讀控制腳24、寫控 制腳20、分別連接邏輯控制單元2的30、 31、 32、 34腳。本實(shí)施例中，雙通電平轉(zhuǎn)換器所選用的芯片為L(zhǎng)vc245， EPROM存 儲(chǔ)器所選用的芯片為W27c512，乘法電路所選用的芯片為MC1496。圖1所示用于模擬信號(hào)的壓縮處理，并等待外設(shè)工控機(jī)采集數(shù)據(jù)。 信號(hào)調(diào)理單元1-1接收一路模擬輸入信號(hào)，并將該模擬輸入信號(hào)經(jīng)過調(diào) 制、積分、放大及濾波處理后輸出作為與A/D轉(zhuǎn)換單元1-2的輸入端相 匹配的模擬信號(hào)；D/A轉(zhuǎn)換單元1-3將數(shù)據(jù)存儲(chǔ)單元6中的數(shù)字?jǐn)?shù)據(jù)轉(zhuǎn) 換為模擬信號(hào)由接收的模擬信號(hào)調(diào)制，A/D轉(zhuǎn)換單元1-2的輸入端接收 一個(gè)信號(hào)調(diào)理單元1-1輸出的上述模擬信號(hào)，并將上述模擬信號(hào)轉(zhuǎn)換為 并行數(shù)字信號(hào)輸出；DSP采集單元5的采集數(shù)據(jù)傳輸端通過串口通訊單 元4與外設(shè)工控機(jī)3相連,完成工控機(jī)與處理器的通訊；DSP采集單元5 通過邏輯控制單元2對(duì)各個(gè)部分選通工作，并將A/D轉(zhuǎn)換單元卜2輸出 的數(shù)據(jù)經(jīng)簡(jiǎn)單處理后由串口通訊單元4移交給外設(shè)工控機(jī)3進(jìn)行進(jìn)一步的數(shù)據(jù)復(fù)原、處理。本發(fā)明的處理程序與被調(diào)制信號(hào)數(shù)據(jù)分別被存放于EPROM存儲(chǔ)單元6和FLASH數(shù)據(jù)存儲(chǔ)單元(芯片選用K9f280S5-8)中使程序和數(shù)據(jù)分離，系統(tǒng)穩(wěn)定性和運(yùn)行速率得到提高。圖2所示用于實(shí)現(xiàn)模擬數(shù)據(jù)的壓縮處理， 一路模擬信號(hào)通過調(diào)制D/A 轉(zhuǎn)換單元1-3的信號(hào)經(jīng)過減法器1-1-2，積分器1-1-3完成數(shù)據(jù)壓縮。 經(jīng)過三次精密放大調(diào)整后得到與A/D轉(zhuǎn)換單元1-2相匹配的輸入信號(hào)。 其中的三次放大兩級(jí)是同相比例放大，即第二放大電路1-1-5和第三放 大電路1-1-6，之所以第一放大電路1-1-4要用反相比例放大是以為積 分電路1-1-3本身也是反相電路為恢復(fù)到原相位故用反相比例放大電 路。圖3和圖4所示用于釆樣控制、數(shù)據(jù)處理和與工控機(jī)的通訊功能。 DSP中央芯片5的A20-A23、 R/W、 STRB腳分別接與邏輯控制單元2的 19、 20、 21、 22、 18、 16腳通過邏輯控制單元2的譯碼給A/D轉(zhuǎn)換單元 l-2、 D/A轉(zhuǎn)換單元l-3、第一雙通電平轉(zhuǎn)換器5-2、第二雙通電平轉(zhuǎn)換 器5-4、 EPR0M存儲(chǔ)單元6、 FLASH數(shù)據(jù)存儲(chǔ)單元5-8、串口通訊單元4 的控制端口。外設(shè)工控機(jī)3與DSP中央芯片5靠中斷方式通訊，當(dāng)外設(shè) 工控機(jī)3給通訊接口單元4 一個(gè)數(shù)據(jù)讀取命令后，DSP采集單元4進(jìn)入 中斷處理程序，DSP采集單元4將控制信號(hào)傳給邏輯控制單元2，邏輯 控制單元2發(fā)出信號(hào)打開信號(hào)采集通道，結(jié)構(gòu)振動(dòng)信號(hào)進(jìn)入采集板并轉(zhuǎn) 化為數(shù)字信號(hào)，數(shù)字信號(hào)通過總線被DSP采集單元5所接收，數(shù)字信號(hào) 經(jīng)過DSP采集單元5處理和分心后，經(jīng)過串口通訊單元4傳出給外設(shè)的 計(jì)算機(jī)。
權(quán)利要求
1、一種模擬信號(hào)數(shù)據(jù)壓縮處理器，其特征在于其處理器采集板(1)由DSP采集單元(5)、數(shù)據(jù)鎖存單元(1-4)、串口通訊單元(4)、外設(shè)工控機(jī)(3)、信號(hào)調(diào)理單元(1-1)、A/D轉(zhuǎn)換單元(1-2)、D/A轉(zhuǎn)換單元(1-3)、邏輯控制單元(2)和數(shù)據(jù)存儲(chǔ)單元(6)組成，DSP采集單元(5)的采集數(shù)據(jù)傳輸端通過串口通訊單元(4)與外設(shè)工控機(jī)(3)相連，DSP采集單元(5)連接邏輯控制單元(2)，該邏輯控制單元(2)的D/A轉(zhuǎn)換控制輸出端連接D/A轉(zhuǎn)換單元(1-3)的控制輸入端，邏輯控制單元(2)的A/D轉(zhuǎn)換控制輸出端連接A/D轉(zhuǎn)換單元(1-2)的控制輸入端，邏輯控制單元(2)的程序控制輸出端連接數(shù)據(jù)存儲(chǔ)單元(6)的控制輸入端，邏輯控制單元(2)的串口通訊控制輸出端連接串口通訊接口單元(4)的控制輸入端，邏輯控制單元(2)的多個(gè)數(shù)據(jù)鎖存控制輸出端連接采集板(1)上的每個(gè)數(shù)據(jù)鎖存單元(1-4)的控制輸入端，采集板(1)上的數(shù)據(jù)鎖存單元(1-4)的數(shù)據(jù)輸出端與DSP采集單元(5)的數(shù)據(jù)傳輸端相連，邏輯控制單元(2)的輸出端連接信號(hào)調(diào)理單元(1-1)的輸入端。
2、 根據(jù)權(quán)利要求1所述的模擬信號(hào)數(shù)據(jù)壓縮處理器，其特征在于 所述串口通訊單元(4)的串口與電平轉(zhuǎn)換芯片(Dl)的輸入端相連 來完成DSP采集單元(5)與外設(shè)工控機(jī)(3)的通訊。
3、 根據(jù)權(quán)利要求1所述的模擬信號(hào)數(shù)據(jù)壓縮處理器，其特征在于 所述A/D轉(zhuǎn)換單元(1-2)采用16位模數(shù)轉(zhuǎn)換器(Ul)，所述信號(hào)調(diào) 理單元(1-1)由乘法電路(1-1-1)、減法電路(1-1-2)、積分電路(1-1-3)、第一放大電路(1-1-4)、第二放大電路(1-1-5)、第三放 大電路(1-1-6)、 D/A轉(zhuǎn)換單元(1-3)組成， 一路模擬信號(hào)輸入到 乘法電路(1-1-1)的輸入端；D/A轉(zhuǎn)換單元(1-3)的輸出端與乘法 電路(1-1-1)的另一個(gè)輸入端相連，乘法電路(1-1-1)的兩個(gè)輸出 端分別與減法電路(1-1-2)的兩個(gè)輸入端相連，減法電路(1-1-2) 的輸出端連接積分電路(1-1-3)的輸入端，積分電路(1-1-3)的輸 出端連接第一放大電路(1-1-4)的輸入端，第一放大電路(1-卜4) 的輸處端連接第二放大電路(l-卜5)的輸入端，第二放大電路(1-1-5) 的輸出端連接第三放大電路(1-1-6)的輸入端，第三放大電路(1-1-6) 的輸出端連接A/D轉(zhuǎn)換單元(1-2)的輸入單元相連。
4、根據(jù)權(quán)利要求1所述的模擬信號(hào)數(shù)據(jù)壓縮處理器，其特征在于所述DSP采集單元(5)由DSP中央芯片(5-6)、第一雙通電平 轉(zhuǎn)換器(5-2)、第二雙通電平轉(zhuǎn)換器(5-4)、第三單通數(shù)據(jù)隔離器(5-1)、第四單通數(shù)據(jù)隔離器(5-5)、 EPR0M存儲(chǔ)器(5-3)、復(fù)位電 路(5-7)、 FLASH數(shù)據(jù)存儲(chǔ)器(5-8)和邏輯控制器(5-9)組成，DSP 中央芯片(5-6)的D0至D7腳通過八位數(shù)據(jù)線分別連接第一雙通電 平轉(zhuǎn)換器(5-2)的八個(gè)輸入端，第一雙通電平轉(zhuǎn)換器(5-2)的八個(gè) 輸出端分別連接EPROM存儲(chǔ)器(5-3)的八位數(shù)據(jù)輸入端、串口通訊 單元(4)的八位數(shù)據(jù)輸入端和第三單通數(shù)據(jù)隔離器(5-1)的八個(gè)輸 入端，DSP中央芯片(5-6)的D8至D15腳通過八位數(shù)據(jù)線分別連接 第二雙通電平轉(zhuǎn)換器(5-4)的八個(gè)輸入端，第二雙通電平轉(zhuǎn)換器(5-4) 的八個(gè)輸出端分別連接FLASH數(shù)據(jù)存儲(chǔ)器(5-8)的八位復(fù)用I/O 口 和第四單通數(shù)據(jù)隔離器(5-5)的八個(gè)輸入端，EPROM存儲(chǔ)器(5-3) 的十六位地址輸入端連接DSP中央芯片(5-6)的AO-A15腳，DSP中 央芯片(5-6)的A0-A3腳連接串口通訊單元(4)的三位地址線，DSP 中央芯片(5-6)的A20-A23、讀寫腳和SERTB腳連接邏輯控制單元(2)的19、 20、 21、 22、 18、 16腳，DSP中央芯片(5-6)的第一 中斷源與邏輯控制單元(2)的25腳相連。
5、根據(jù)權(quán)利要求1所述的模擬信號(hào)數(shù)據(jù)壓縮處理采集器，其特 征在于所述邏輯控制單元(2)的A/D轉(zhuǎn)換控制腳12與一個(gè)A/D轉(zhuǎn) 換單元(1-2)的24腳相連，邏輯控制單元(2)的D/A轉(zhuǎn)換控制腳 13與一個(gè)D/A轉(zhuǎn)換單元(1-3)的9腳相連，邏輯控制單元(2)的 數(shù)據(jù)方向控制腳24分別與第一雙通電平轉(zhuǎn)換器(5-2)、第二雙通電 平轉(zhuǎn)換器(5-4)的1腳相連，邏輯控制單元(2)的程序控制輸出端 14腳連接該采集板(1)上的EPROM存儲(chǔ)器(6)的22腳，F(xiàn)LASH數(shù) 據(jù)存儲(chǔ)器(5-8)的控制使能腳9命令鎖存使能腳16地址鎖存使能腳 17讀控制腳8寫控制腳18分別與邏輯控制單元(2)的2、 8、 9、 1、 10腳相連，第一雙通電平轉(zhuǎn)換器的DOO與邏輯控制單元(2)的33 腳相連，串口通訊單元(4)的復(fù)位控制腳39、中斷控制腳33、讀控 制腳24、寫控制腳20、分別連接邏輯控制單元(2)的30、 31、 32、 34腳。
全文摘要
本發(fā)明涉及一種模擬信號(hào)數(shù)據(jù)壓縮處理器，采用16位A/D轉(zhuǎn)換器將模擬信號(hào)轉(zhuǎn)換為高精度的數(shù)字信號(hào)，該數(shù)字信號(hào)通過鎖存使振動(dòng)數(shù)據(jù)信號(hào)按照給定的時(shí)序被DSP采集單元所接收，工控機(jī)按所需要從DSP讀取信息，并能根據(jù)檢測(cè)者的要求隨時(shí)通過外設(shè)的計(jì)算機(jī)讀取結(jié)構(gòu)振動(dòng)數(shù)據(jù)；此外，本處理器提供了16位高精度的振動(dòng)信號(hào)數(shù)據(jù)，并使其在計(jì)算機(jī)上大量存儲(chǔ)，具有模擬數(shù)據(jù)壓縮、工作可靠、能滿足同步要求和容易推廣實(shí)施的優(yōu)點(diǎn)。
文檔編號(hào)G06F17/40GK101625704SQ200910069928
公開日2010年1月13日 申請(qǐng)日期2009年7月28日 優(yōu)先權(quán)日2009年7月28日
發(fā)明者娜 唐, 尚利軍, 趙長(zhǎng)有 申請(qǐng)人:依諾維信科技(天津)有限公司