專利名稱：適于數(shù)字信號處理應用的專用指令集微處理系統(tǒng)的制作方法
技術領域：
本發(fā)明屬于數(shù)字信號處理技術領域，涉及一種微處理器的設計，特別涉及一 種能夠用于大規(guī)模并行處理的16-bit精簡指令集微處理系統(tǒng)。
背景技術：
隨著現(xiàn)代數(shù)字信號處理技術的不斷發(fā)展，其應用領域越來越廣泛。但現(xiàn)代 數(shù)字信號處理算法非常復雜，且要求對所處理的高速信號能夠?qū)崟r地進行處理， 因而對整個處理系統(tǒng)硬件實現(xiàn)提出了非常高的要求。目前主流的數(shù)字信號處理系 統(tǒng)有兩種實現(xiàn)方式， 一種是采用通用的DSP芯片作為平臺，用軟件編程的方式 實現(xiàn)相關的處理。另外一種是采用FPGA芯片，以狀態(tài)機電路作為數(shù)據(jù)流控制部 件配合相關的運算電路，完全以硬件的方式實現(xiàn)所需的處理算法。
以DSP器件為核心構成的數(shù)字信號處理系統(tǒng)所能實現(xiàn)的性能指標依賴DSP 器件的性能， 一旦算法所要求的運算數(shù)據(jù)流量超出芯片的指標，實現(xiàn)起來就變 得比較復雜。雖然可以采用多片DSP處理器并行處理的解決方案，但并行處理 的程度不會很高，同時各個DSP處理器之間的數(shù)據(jù)共享與通信也是必須要解決 的問題。此外每片DSP芯片還必須配備相關的數(shù)據(jù)/程序存儲器和I/O接口器 件，因此系統(tǒng)結(jié)構和電路設計的復雜程度大幅提高，造成PCB板布局/布線難度 大、系統(tǒng)的功耗和體積大等缺點。
采用FPGA器件完全以硬件的方法構建DSP處理系統(tǒng)能夠充分利用FPGA 內(nèi)部的電路資源，可以根據(jù)算法結(jié)構開發(fā)出專門的運算部件，在單片F(xiàn)PGA芯片 內(nèi)實現(xiàn)高度并行化的處理。但這種方法的缺點是電路設計非常復雜，能夠?qū)崿F(xiàn) 的算法單一，算法參數(shù)難以更改，設計的復用性差， 一旦算法改變，就必須重新 設計全部電路。另外由于運算中全部數(shù)據(jù)流均由硬件狀態(tài)機控制，因而只能實現(xiàn) 數(shù)據(jù)流程相對簡單的處理算法。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服上述已有微處理器的不足，提供一種適于數(shù)字信號處 理應用的專用指令集微處理系統(tǒng)，以在FPGA中通過陣列的結(jié)構形式實現(xiàn)高度并
4行的實時信號處理，且用軟件編程的方法比較靈活地實現(xiàn)設計者的設計意圖，減 少系統(tǒng)復雜度，提高數(shù)據(jù)處理效率。
實現(xiàn)本發(fā)明目的的技術方案是根據(jù)典型數(shù)字信號處理應用，采用16-bit精 簡指令集計算機結(jié)構RISC進行設計，整個系統(tǒng)包括
算術運算單元用于完成操作數(shù)的算術、邏輯和乘法運算；
通用寄存器單元用于為算術運算單元提供操作數(shù)和暫存運算結(jié)果數(shù)據(jù)，以 及與輸入/輸出存儲器組交換數(shù)據(jù)；
數(shù)據(jù)地址產(chǎn)生單元實現(xiàn)算術運算結(jié)果在通用寄存器組中存放地址的尋址， 以及與通用寄存器單元進行數(shù)據(jù)交換的地址尋址；
程序定序單元用于控制所述各單元的程序執(zhí)行； 數(shù)據(jù)輸入/輸出存儲器單元用于高速緩存系統(tǒng)中的局部數(shù)據(jù)； 數(shù)據(jù)交換寄存器單元用于完成通用寄存器單元的數(shù)據(jù)和外部數(shù)據(jù)的交換。 所述的通用寄存器單元分別與數(shù)據(jù)輸入/輸出存儲器單元、算術運算單元和 數(shù)據(jù)交換寄存器單元雙向連接；所述的數(shù)據(jù)輸入/輸出存儲器單元與通用寄存器 單元雙向連接；所述的數(shù)據(jù)交換寄存器與通用寄存器單元之間雙向連接；所述的 算術運算單元和通用寄存器單元之間雙向連接；所述的程序定序單元分別與通用 寄存器單元、數(shù)據(jù)地址產(chǎn)生單元、算術運算單元和數(shù)據(jù)交換寄存器單元單向連 接。
上述專用指令集微處理系統(tǒng)，其中算術運算單元包括 邏輯運算模塊用于實現(xiàn)操作數(shù)的各種邏輯運算； 移位運算模塊用于實現(xiàn)運算過程中的移位操作運算； 超前進位加法模塊用于完成數(shù)據(jù)的加/減運算； 乘法器控制模塊用于實現(xiàn)有符號數(shù)乘法；
狀態(tài)信號產(chǎn)生模塊根據(jù)所述計算結(jié)果產(chǎn)生相應的狀態(tài)標志位； 數(shù)據(jù)控制模塊根據(jù)操作碼選擇相應的操作單元和操作數(shù)； 通用寄存器組模塊用于存儲輸入操作數(shù)。
這些述模塊的所有輸入操作數(shù)來用16-Bit，乘法運算結(jié)果采用32-Bit，其余
運算結(jié)果采用16-Bit。
上述專用指令集微處理系統(tǒng)，其中算術運算單元中的超前進位加法模塊和輔
助乘法模塊組合在一起構成移位式乘法器，并采用修正Booth算法在9個指令周
5期內(nèi)完成16-Bit數(shù)據(jù)的乘法運算。
上述的專用指令集微處理系統(tǒng)，其中數(shù)據(jù)地址產(chǎn)生器單元包括地址生成寄 存器組和地址形成電路，該地址形成電路用于實現(xiàn)操作數(shù)和運算結(jié)果在通用寄存 器單元中的尋址，以及通用寄存器單元與局部數(shù)據(jù)存儲單元進行數(shù)據(jù)交換時的地 址尋址。
本發(fā)明與傳統(tǒng)方法相比具有如下優(yōu)點
(1) 本發(fā)明由于采用數(shù)據(jù)交換寄存器單元，不僅能夠很方便的實現(xiàn)專用指令 集處理系統(tǒng)之間的數(shù)據(jù)交換，而且能以并行處理的方式組成處理陣列，提高信號 處理速度。
(2) 由于本發(fā)明的所有單元均采用軟件編程的方式實現(xiàn)相關的處理，因此可 以對處理系統(tǒng)的功能進行重構，在系統(tǒng)電路結(jié)構不變的條件下，實現(xiàn)系統(tǒng)功能的 復用。
(3) 本發(fā)明所設計的電路可以根據(jù)系統(tǒng)中的處理算法和功能要求進行方便的 裁減，進一步提高處理的性能指標并提高電路資源的利用效率。
(4) 由于本發(fā)明具有針對數(shù)字信號處理應用而設計的數(shù)據(jù)輸入/輸出接口和
相關的存儲器組織結(jié)構，因而具有很高的數(shù)據(jù)接口帶寬并能夠?qū)崿F(xiàn)數(shù)據(jù)的高速存 取與交換。


圖1為本發(fā)明的專用指令集微處理系統(tǒng)結(jié)構框圖2為本發(fā)明系統(tǒng)中的算術運算單元結(jié)構框圖3為本發(fā)明系統(tǒng)中數(shù)據(jù)地址產(chǎn)生單元的變址尋址方式示意圖。
具體實施例方式
下面結(jié)合附圖對本發(fā)明進行詳細說明。
參照圖1，本發(fā)明適于數(shù)字信號處理應用的專用指令集微處理器系統(tǒng)主要由 算術運算單元、通用寄存器單元、數(shù)據(jù)地址產(chǎn)生單元、程序定序單元、數(shù)據(jù)輸入 /輸出存儲器單元和數(shù)據(jù)交換寄存器單元構成。其中
所述算術運算單元，主要完成操作數(shù)的算術、邏輯和乘法運算。其在FPGA 中有兩種實現(xiàn)方式， 一種是采用FPGA內(nèi)部可配置宏模塊來構建，另一種是自行 設計各種所需運算電路，由FPGA內(nèi)部的可編程邏輯單元來實現(xiàn)。前一種實現(xiàn)方式的優(yōu)點在于電路設計工作量小，運算速度高，但要求所選FPGA芯片具備相關 的宏模塊資源，這只有采用先進生產(chǎn)工藝制造的少數(shù)新型號芯片才具備。后一種 實現(xiàn)方式電路設計復雜程度較高，運算速度相對較慢，但其對FPGA的選擇無特 殊要求，可以在低成本的FPGA中實現(xiàn)，因此適用于大規(guī)模生產(chǎn)的產(chǎn)品中。
圖2為采用自行設計的運算電路構成的算術運算單元結(jié)構框圖。該算術運算 單元劃分為7個模塊，分別是邏輯運算模塊、移位運算模塊、超前進位加法模 塊、乘法器控制模塊、狀態(tài)信號產(chǎn)生模塊、數(shù)據(jù)控制模塊與通用寄存器組模塊。 算術運算單元的輸入操作數(shù)X和Y均為16-bit。通用寄存器組模塊是數(shù)據(jù)暫存單 元，由于通用寄存器需要頻繁地與各運算單元進行數(shù)據(jù)交換，在此將其劃歸為算 術運算單元的功能單元之一，它是算術運算單元與外部模塊的數(shù)據(jù)接口。數(shù)據(jù)地 址產(chǎn)生單元指令將數(shù)據(jù)寫入通用寄存器組，算術邏輯單元才能進行數(shù)據(jù)運算，并 將運算結(jié)果存入相應的目的寄存器中。所有的算術運算單元操作都只能從通用寄 存器組模塊中讀取數(shù)據(jù)和指令，完成算術邏輯運算。算術運算單元不允許直接訪 問外部存貯單元，這種面向寄存器的設計方式也是RISC體系結(jié)構的重要特點之 一。算術運算單元中有一個n-bit的超前進位加法模塊，主要完成數(shù)據(jù)的加/減運 算，在進行普通數(shù)據(jù)運算時最高位補零，其狀態(tài)標志位仍根據(jù)低16位的結(jié)果產(chǎn) 生。乘法控制模塊主要控制算術運算單元完成16-bit的有符號數(shù)乘法。狀態(tài)信號 產(chǎn)生模塊根據(jù)計算結(jié)果產(chǎn)生相應的標志位結(jié)果為0用"Z"表示、結(jié)果為負用 "N"表示、結(jié)果進位用"C"表示、運算結(jié)果溢出用"V"表示。數(shù)據(jù)控制模塊 根據(jù)操作指令選擇相應的操作單元和操作數(shù)，若是部分積累加操作還要根據(jù)指令 產(chǎn)生乘法控制模塊所需要的信號，并根據(jù)操作類型從各運算單元的運算結(jié)果中選 擇相應的結(jié)果作為算術邏輯單元的輸出，其中位邏輯運算、移位運算、加/減算 術運算結(jié)果存入寄存器AR中。乘法輔助電路與加法器電路組合在一起構成了一 個典型的移位式乘法器，為了盡可能地提高乘法的運算速度，部分積的產(chǎn)生采用 了修正Booth算法，實現(xiàn)16-Bit數(shù)據(jù)的乘法運算需要9個指令周期。乘法運算 結(jié)果的高16位存入乘積結(jié)果寄存器的高位MH中，低16位存入乘積結(jié)果寄存器 — 的低位ML中。
所述的通用寄存器單元，主要用于為算術運算單元提供操作數(shù)和暫存運算結(jié) 果數(shù)據(jù)、與輸入/輸出存儲器組單元交換數(shù)據(jù)，同時它還是算術運算單元與數(shù)據(jù) 存貯器之間進行數(shù)據(jù)交換的"橋梁"。該通用寄存器單元由16個16-Bit的數(shù)據(jù)寄存器組成，通過寄存器組名00-15進行訪問，為了快速方便的實現(xiàn)對乘法器乘 積結(jié)果的存儲，還可以配置成8個32-Bit的通用寄存器對，用于存儲32-Bit的 乘法指令運算結(jié)果。
所述的數(shù)據(jù)地址產(chǎn)生單元，包括地址生成寄存器組和地址形成電路。該地址 形成電路主要負責實現(xiàn)操作數(shù)和運算結(jié)果在通用寄存器單元中的尋址，以及通用 寄存器單元與數(shù)據(jù)輸入/輸出存儲器單元進行數(shù)據(jù)交換時的地址尋址。其中對通
用寄存器的尋址采用寄存器尋址方式，而對數(shù)據(jù)輸入/輸出存儲器的尋址采用類 似于一般CPU中所謂的變址尋址的方式進行，如圖3所示，即數(shù)據(jù)輸入/輸出存 儲器的實際地址RAM一Address等于地址索引寄存器Index Register中的數(shù)值與地 址更改寄存器Modify Register中的數(shù)值之和。每當執(zhí)行完一次存儲器存取后，將 Modify Register的內(nèi)容與Index Register的內(nèi)容相加，并將相加得到的結(jié)果回寫到 Index Register中，該Index Register中的內(nèi)容即為下一次存儲器訪問的實際地 址。
所述程序定序單元，主要用以控制專用指令集微處理系統(tǒng)程序的執(zhí)行，用它
來提供下一條指令在程序存儲器中的地址。其具體實現(xiàn)的功能有
(1) 程序指令順序執(zhí)行；
(2) 程序的無條件/有條件跳轉(zhuǎn)，該程序的有條件跳轉(zhuǎn)的判定依據(jù)為算術運算單 元中的4種狀態(tài)標志"Z" 、 "N" 、 "C"和"V"，以及由此派生的"大 于"、"小于"、"大于等于"和"小于等于"4種條件，但該4種條件的條件
跳轉(zhuǎn)指令必須緊跟在一條減法指令之后；
(3) 子程序的調(diào)用與返回，該調(diào)用與返回設置有4級返回地址的堆棧，可以自
動保存子程序的返回地址，允許4級子程序嵌套；
(4) 無附加開銷程序循環(huán)，該程序循環(huán)有專門的硬件電路記錄循環(huán)體的起始和 終止地址，循環(huán)的結(jié)束條件為循環(huán)計數(shù)器值遞減為"0"，循環(huán)體允許兩重循環(huán) 嵌套；
(5) 程序休眠及外部事件喚醒，該功能主要為程序執(zhí)行與外部實時事件之間提 供特定的同步機制，以此來實現(xiàn)實時的數(shù)字信號處理應用。-
所述的數(shù)據(jù)輸入/輸出存儲器單元和數(shù)據(jù)交換寄存器單元，針對數(shù)字信號處 理的應用特點及輸入數(shù)據(jù)結(jié)構進行設計。由于數(shù)字信號處理系統(tǒng)的實時性要求， 為了保證處理時間，采用輸入數(shù)據(jù)存儲器和輸出數(shù)據(jù)存儲器兩頁面乒乓操作的雙端口存儲器形式來構建該專用指令集微處理系統(tǒng)的相關存儲器，以流水線的方式 來實現(xiàn)原始數(shù)據(jù)存儲一存儲數(shù)據(jù)處理一處理后數(shù)據(jù)輸出的工作，且所有存儲器均 為雙端口形式。通過數(shù)據(jù)地址產(chǎn)生單元對其輸入和輸出存儲器進行尋址操作，為 了方便電路實現(xiàn)與軟件編程，為兩種存儲器的讀和寫地址的產(chǎn)生分別設置了 4套 地址生成寄存器組，即分別由地址索引寄存器10 +更改寄存器M0、索引寄存器 Il+更改寄存器Ml、索引寄存器12+更改寄存器M2、索引寄存器13+更改寄 存器M3獲得。用這樣的結(jié)構形式來構建處理單元的數(shù)據(jù)存儲器，能夠非常容易 地以專門的直接數(shù)據(jù)存取控制器與外界交換原始數(shù)據(jù)和處理的結(jié)果數(shù)據(jù)，并且達 到極高的數(shù)據(jù)率，從而保證實時數(shù)據(jù)輸入/輸出的連續(xù)性。
在用多個專用指令集微處理系統(tǒng)構建并行處理陣列時，需要解決的一個關鍵 問題是各個處理單元之間的共享或全局數(shù)據(jù)如何進行交換。為了解決該問題，我 們所設計的結(jié)構中包括一套由16-bit數(shù)據(jù)輸出寄存器、8-bit狀態(tài)/控制輸出寄存 器、16-bit數(shù)據(jù)輸入寄存器和8-bit狀態(tài)/控制輸入寄存器構成的數(shù)據(jù)交換寄存器 組，該寄存器組可以通過"握手"的方式與相鄰的處理單元進行數(shù)據(jù)交換。
本發(fā)明系統(tǒng)的傳tr關系和工作過程如下-
程序定序單元解釋程序指令，其分別與通用寄存器單元、數(shù)據(jù)地址產(chǎn)生單 元、算術運算單元和數(shù)據(jù)交換寄存器單元單向連接，并向它們發(fā)送指令代碼。數(shù) 據(jù)地址產(chǎn)生器與數(shù)據(jù)輸入/輸出存儲器單元單向連接，并根據(jù)程序定序單元發(fā)送 的指令對通用寄存器進行寄存器尋址、對數(shù)據(jù)存儲器進行變址尋址，尋址結(jié)果發(fā) 送到數(shù)據(jù)輸入/輸出存儲器單元。數(shù)據(jù)輸入/輸出存儲器單元與通用寄存器單元雙 向連接，其一方面需要通過數(shù)據(jù)輸入存儲器接收外部發(fā)送的待處理數(shù)據(jù)進行雙頁 面存儲，另一方面根據(jù)接收到的數(shù)據(jù)地址產(chǎn)生器發(fā)送的尋址結(jié)果將存儲在對應地 址中的待處理數(shù)據(jù)發(fā)送給通用寄存器單元，同時又要接收通用寄存器單元發(fā)送過 來的處理后數(shù)據(jù)進行雙頁面存儲。通用寄存器單元分別與數(shù)據(jù)輸入/輸出存儲器 單元、算術運算單元和數(shù)據(jù)交換寄存器單元雙向連接，根據(jù)接收的指令碼，其一 方面接收數(shù)據(jù)輸入/輸出存儲器單元發(fā)送來的待處理數(shù)據(jù)并轉(zhuǎn)發(fā)給算術運算單 元，另一方面需要接收經(jīng)過算術運算單元處理后的數(shù)據(jù)將其轉(zhuǎn)發(fā)給數(shù)據(jù)輸入/輸 出存儲器單元、數(shù)據(jù)交換寄存器單元，同時還要存儲數(shù)據(jù)交換寄存器單元發(fā)送的 數(shù)據(jù)并轉(zhuǎn)發(fā)給算術運算單元，即通用寄存器單元在整個系統(tǒng)中起著"橋梁"的作 用。數(shù)據(jù)交換寄存器與通用寄存器單元之間雙向連接，數(shù)據(jù)交換寄存器根據(jù)指令
9碼將接收到的通用寄存器單元發(fā)送的數(shù)據(jù)進行存儲并轉(zhuǎn)發(fā)給系統(tǒng)外部，同時又將 外部發(fā)送的數(shù)據(jù)轉(zhuǎn)發(fā)給通用寄存器單元。算術運算單元和通用寄存器單元之間雙 向連接，算術運算單元根據(jù)指令碼對通用寄存器發(fā)送來的操作數(shù)進行各種運算操 作，同時又將運算結(jié)果存入通用寄存器單元。以上的每個單元中均分布有指令譯
碼程序。
^要特別說明的是專用指令集微處理系統(tǒng)在實際應用吋主要山FPGA器件
來實現(xiàn)，ifu且往往是以大規(guī)模并lr處理單元陣列的7:r式來構成卨速實時的信號處
理系統(tǒng)。為了在同-片F(xiàn)PGA芯片屮集成盡可能多的處理單兒，以提卨處理系統(tǒng) 的并行程度，需要盡可能地降低每一個處理單元的電路復雜程度。本發(fā)明中專用 指令鬼微處理器的指令柒及其相關電路休系結(jié)構在設計上也考慮了電路實現(xiàn)的規(guī) 模問題，但在設計時主要考慮的足該設計的nj重復利用性，即要使設計只.有一定 的通用型。因此電路結(jié)構和規(guī)模針對某一具休應用而言并不足最優(yōu)的，需要根據(jù) 具休的應用在原有指令集和相關的電路實現(xiàn)結(jié)構上進行進一歩的優(yōu)化與拔減，以 込到針對具休應用而"量身定做"的目標。
以本發(fā)明的專用指令集微處理器為核心處理單元來構建高速大規(guī)模并行處理 系統(tǒng)可以克服傳統(tǒng)采用DSP和FPGA全硬件實現(xiàn)方式中的種種缺點，可以在 FPGA內(nèi)以片上系統(tǒng)SOC的形式實現(xiàn)可重構、可編程的大規(guī)模并行高速實時數(shù)字 信號處理系統(tǒng)，而且具有比較強的設計重復利用性及較低的系統(tǒng)設計復雜度。
權利要求
1. 一種適于數(shù)字信號處理應用的專用指令集微處理系統(tǒng)，包括算術運算單元用于完成操作數(shù)的算術、邏輯和乘法運算；通用寄存器單元用于為算術運算單元提供操作數(shù)和暫存運算結(jié)果數(shù)據(jù)，以及與輸入/輸出存儲器組交換數(shù)據(jù)；數(shù)據(jù)地址產(chǎn)生單元實現(xiàn)算術運算結(jié)果在通用寄存器組中存放地址的尋址，以及與通用寄存器單元進行數(shù)據(jù)交換的地址尋址；程序定序單元用于控制所述各單元的程序執(zhí)行；數(shù)據(jù)輸入/輸出存儲器單元用于高速緩存系統(tǒng)中的局部數(shù)據(jù)；數(shù)據(jù)交換寄存器單元用于完成通用寄存器單元的數(shù)據(jù)和外部數(shù)據(jù)的交換。所述的通用寄存器單元分別與數(shù)據(jù)輸入/輸出存儲器單元、算術運算單元和數(shù)據(jù)交換寄存器單元雙向連接；所述的數(shù)據(jù)輸入/輸出存儲器單元與通用寄存器單元雙向連接；所述的數(shù)據(jù)交換寄存器與通用寄存器單元之間雙向連接；所述的算術運算單元和通用寄存器單元之間雙向連接；所述的程序定序單元分別與通用寄存器單元、數(shù)據(jù)地址產(chǎn)生單元、算術運算單元和數(shù)據(jù)交換寄存器單元單向連接。
2. 如權利要求1所述的專用指令集微處理系統(tǒng)，其特征在于算術運算單元包括邏輯運算模塊用于實現(xiàn)操作數(shù)的各種邏輯運算； 移位運算模塊用于實現(xiàn)運算過程中的移位操作運算； 超前進位加法模塊用于完成數(shù)據(jù)的加/減運算； 乘法器控制模塊用于實現(xiàn)有符號數(shù)乘法；狀態(tài)信號產(chǎn)生模塊根據(jù)所述計算結(jié)果產(chǎn)生相應的狀態(tài)標志位； 數(shù)據(jù)控制模塊根據(jù)操作碼選擇相應的操作單元和操作數(shù)； 通用寄存器組模塊用于存儲輸入操作數(shù)。所述模塊的所有輸入操作數(shù)采用16-Bit,乘法運算結(jié)果采用32-Bit，其余運 算結(jié)果采用16-Bit。
3. 如權利要求2所述的專用指令集微處理系統(tǒng)，其特征在于所述的超前進位 加法模塊在進行普通數(shù)據(jù)運算時，在16-Bit的輸入操作數(shù)最前面補零構成17-Bit數(shù)據(jù)，其狀態(tài)標志位根據(jù)低16位的結(jié)果產(chǎn)生。
4. 如權利要求2所述的專用指令集微處理系統(tǒng)，其特征在于所述的超前進位 加法模塊和乘法器控制模塊組合在一起構成移位式乘法器，并采用修正Booth算 法在9個指令周期內(nèi)完成16-Bit數(shù)據(jù)的乘法運算。
5. 如權利要求1所述的專用指令集微處理系統(tǒng)，其特征在于數(shù)據(jù)地址產(chǎn)生單 元包括地址生成寄存器組和地址形成電路，該地址形成電路用于實現(xiàn)操作數(shù)和 運算結(jié)果在通用寄存器單元中的尋址，以及通用寄存器單元與數(shù)據(jù)輸入/輸出存 儲器單元進行數(shù)據(jù)交換時的地址尋址。
6. 如權利要求1所述的專用指令集微處理系統(tǒng)，其特征在于數(shù)據(jù)交換寄存器 單元由16-bit數(shù)據(jù)輸出寄存器、8-bit狀態(tài)/控制輸出寄存器、16-bit數(shù)據(jù)輸入寄存 器和8-bit狀態(tài)/控制輸入寄存器構成，這些寄存器分別通過"握手"的方式與相 鄰的處理單元進行數(shù)據(jù)交換。
7. 如權利要求1所述的專用指令集微處理系統(tǒng)，其特征在于數(shù)據(jù)輸入/輸出存 儲器單元包括輸入數(shù)據(jù)存儲器區(qū)和輸出數(shù)據(jù)存儲器區(qū)兩部分，每一部分均由兩 頁面乒乓操作的雙端口存儲器構成，依次實現(xiàn)輸入數(shù)據(jù)與處理后數(shù)據(jù)的高速實時 輸入-處理-輸出。
8. 如權利要求6所述的專用指令集微處理系統(tǒng)，其特征在于雙端口存儲器的 外端口由專門的直接數(shù)據(jù)存取控制器控制，內(nèi)端口由數(shù)據(jù)地址產(chǎn)生單元控制。
9. 如權利要求1所述的專用指令集微處理器，其特征在于所述的每個單元中 均分布有指令譯碼程序。
全文摘要
本發(fā)明公開了一種適于數(shù)字信號處理應用的專用指令集微處理系統(tǒng)。它主要由算術運算單元、通用寄存器單元、數(shù)據(jù)地址產(chǎn)生單元、程序定序單元、數(shù)據(jù)輸入/輸出存儲器單元、數(shù)據(jù)交換寄存器單元共6部分組成，構成一個功能齊全的RISC微處理器系統(tǒng)。其中，算術運算單元中的乘法器采用修正Booth算法以移位加的方式實現(xiàn)；數(shù)據(jù)輸入/輸出存儲器單元采用雙頁面的存儲器緩存外部輸入的高速數(shù)據(jù)；專用的數(shù)據(jù)交換寄存器單元用于和外部系統(tǒng)進行高速數(shù)據(jù)交換的。本發(fā)明能夠根據(jù)具體的應用對處理器結(jié)構進行優(yōu)化和電路裁減，且具有較強的設計重復利用性及較低的設計復雜度，可用于在FPGA內(nèi)實現(xiàn)大規(guī)模并行高速實時數(shù)字信號處理。
文檔編號G06F9/30GK101504599SQ200910021540
公開日2009年8月12日 申請日期2009年3月16日 優(yōu)先權日2009年3月16日
發(fā)明者劉仍穩(wěn), 犁 張, 甫 李, 李雙飛, 贊 殷, 石光明 申請人:西安電子科技大學