專利名稱：總線裝置及其數(shù)據(jù)傳輸方法
技術(shù)領(lǐng)域：
本發(fā)明涉及總線技術(shù)，尤其是一種總線裝置及其數(shù)據(jù)傳輸方法。
技術(shù)背景集成電路之間(Inter-Integrated Circuit,以下簡(jiǎn)稱120總線是一種由 PHILIPS公司開(kāi)發(fā)的兩線式串行總線，用于連接中央處理器(Center Process Unit,以下簡(jiǎn)稱CPU)及其外圍設(shè)備。12?？偩€是由數(shù)據(jù)線(Serial Date Line,以下簡(jiǎn)稱SDA)和時(shí)鐘線(Serial ClockLine,以下簡(jiǎn)稱SCL)構(gòu)成的串行總線，可發(fā)送和接收數(shù)據(jù)。在CPU 與被控集成電路(Integrated Circuit,以下簡(jiǎn)稱IC)(又稱芯片)之間、 IC與IC之間進(jìn)行雙向傳送，最高傳送速率100kbps。各種被控制電路均并聯(lián) 在這條總線上。但就像電話機(jī)一樣只有撥通各自的號(hào)碼才能工作，所以每個(gè) 電路和模塊都有唯一的地址。在信息的傳輸過(guò)程中，fc總線上并接的每一模 塊電路既是主控器(或被控器)，又是發(fā)送器(或接收器)，這取決于它所 要完成的功能。CPU發(fā)出的控制信號(hào)分為地址碼和控制量?jī)刹糠帧Ｆ渲?，?址碼用來(lái)選址，即接通需要控制的電路，確定控制的種類；控制量決定該 調(diào)整的類別(如對(duì)比度、亮度等)及需要調(diào)整的量。這樣，各控制電路雖然 掛在同一條總線上，卻;f皮此獨(dú)立，互不相關(guān)。I2C規(guī)程運(yùn)用主/從雙向通訊。器件發(fā)送數(shù)據(jù)到總線上，則該器件被定義 為發(fā)送器；器件接收數(shù)據(jù)則被定義為接收器。主器件和從器件都可以工作于 接收和發(fā)送狀態(tài)。總線必須由主器件(通常為CPU)控制。為讀寫(xiě)位。當(dāng)讀寫(xiě)位為1時(shí)為讀操作，為0時(shí)為寫(xiě)操作。不同的外圍設(shè)備有不同的器件類型識(shí)別符，例如EEPROM—般應(yīng)為1010。如果fC總線上存 在多個(gè)相同類型的設(shè)備，它們的地址必須設(shè)置為不同，才能凈皮CPU正確訪問(wèn)。 由于fC總線上CPU發(fā)出的地址為3位，而且每位地址只能是O或者1，所 以一條I2C總線上能夠連接的相同類型的設(shè)備最多為8個(gè)(2的3次方=8 )。如圖l所示，為現(xiàn)有技術(shù)中一個(gè)采用fc總線連接的通信系統(tǒng)示意圖。fc設(shè)備的地址為3位，連接到電源或地上，分別代表設(shè)置為1或0。圖1中，第 一fC設(shè)備的地址為001(A2A1A0),第二fC設(shè)備的地址為010(A2A1A0)。如果CPU需要在I2C總線上連接多于8個(gè)相同類型的設(shè)備，則需要擴(kuò)展 I2C總線。目前常用的I2C總線擴(kuò)展方法有以下兩種一種方法是使用更多的I2C總線。如果使用兩條I2C總線，每條I2C總線 上連接8個(gè)相同類型的設(shè)備即芯片，這樣通過(guò)兩條^C總線就可以連接16個(gè) 相同類型的設(shè)備。該方法的缺點(diǎn)在于CPU可訪問(wèn)的相同類型設(shè)備的數(shù)量受限 于CPU的I2C總線個(gè)數(shù)。由于現(xiàn)有CPU的I2C總線接口數(shù)量有限，通常只能 連接一到兩條fC總線，因此，CPU最多可以連接16個(gè)相同類型的設(shè)備，無(wú) 法連接更多數(shù)量的相同類型設(shè)備。若要增加CPU的I2C總線接口 ，則需要較 高的成本。另一種方法是使用專用的I2C擴(kuò)展芯片擴(kuò)展I2C總線的數(shù)量。如圖2所 示，為現(xiàn)有技術(shù)采用fC擴(kuò)展芯片擴(kuò)展fC總線數(shù)量的通信系統(tǒng)示意圖。CPU 通過(guò)一條I2C連接到I2C擴(kuò)展芯片上，該I2C擴(kuò)展芯片可以擴(kuò)展出8條I2C總 線。CPU通過(guò)^C總線控制^C擴(kuò)展芯片內(nèi)部的電子開(kāi)關(guān)，從而擴(kuò)展出fci、I2C2........ 12C8等八條I2C總線。CPU通過(guò)其連接的l2c總線控制l2C擴(kuò)展芯片的電子開(kāi)關(guān)，從而使該I2C擴(kuò)展芯片擴(kuò)展出的八條I2C總線中的一條與 CPU的I2C總線相連，CPU通過(guò)連接的I2C總線操作該擴(kuò)展出的I2C總線上 連接的設(shè)備。例如CPU連接的^C總線先與^C1相連接，操作^C1總線上 連接的設(shè)備；操作完成后，CPU通過(guò)操作fC擴(kuò)展芯片，斷開(kāi)與^C1總線的連接，與fC2總線相連接；以此類推。通過(guò)采用fC擴(kuò)展芯片的方法，CPU 不再受限于本身的I2C總線接口數(shù)量，總共可以與8條I2C總線連接，操作 64個(gè)相同類型的i殳備。如果fC的擴(kuò)展芯片本身可以配置地址，則CPU可以 與8個(gè)擴(kuò)展芯片連接，可以操作的設(shè)備數(shù)量還可以提高8倍。但是，該方法 需要使用專門的I2C擴(kuò)展芯片，而I2C擴(kuò)展芯片的成本較高，這又會(huì)導(dǎo)致電路 成本的增加。發(fā)明內(nèi)容本發(fā)明實(shí)施例的目的是提供一種總線裝置及其數(shù)據(jù)傳輸方法，在較低 成本下擴(kuò)展CPU通過(guò)I2C總線可控制的芯片的數(shù)量。為實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明實(shí)施例的一個(gè)方面，提供的一種總線裝置， 包括連接CPU與芯片的I2C總線，還包括用于進(jìn)行輸入輸出轉(zhuǎn)換的邏輯器件， CPU通過(guò)局部總線與邏輯器件連接，控制所述邏輯器件對(duì)CPU連接的芯片的 地址進(jìn)行有效性設(shè)定，以使CPU可以對(duì)地址有效的芯片進(jìn)行訪問(wèn)控制。根據(jù)本發(fā)明實(shí)施例的另 一個(gè)方面，提供的一種總線裝置的數(shù)據(jù)傳輸方法， 包括CPU通過(guò)局部總線對(duì)邏輯器件進(jìn)行輸出控制，使邏輯器件對(duì)CPU連接 的芯片的地址進(jìn)行有效性設(shè)定；CPU通過(guò)I2C總線對(duì)連接的芯片中地址有效的芯片進(jìn)行訪問(wèn)控制。 基于本發(fā)明實(shí)施例的上述技術(shù)方案，CPU通過(guò)局部總線對(duì)邏輯器件的輸 入，來(lái)對(duì)邏輯器件進(jìn)行輸出控制，從而實(shí)現(xiàn)對(duì)CPU通過(guò)fC總線連接的各芯 片的地址設(shè)定，這樣，CPU就可以對(duì)地址有效的芯片進(jìn)^f亍訪問(wèn)控制。由于邏 輯器件可以將輸入信號(hào)轉(zhuǎn)換為足夠多的輸出信號(hào)，因此，可以對(duì)足夠多數(shù)量 的芯片的地址進(jìn)行有效性設(shè)定，從而使CPU可以通過(guò)I2C總線對(duì)足夠多的芯 片進(jìn)行訪問(wèn)控制，擴(kuò)展了 CPU通過(guò)fC總線可控制的芯片的數(shù)量。并且，由 于邏輯器件比專用的I2C擴(kuò)展芯片或帶有多個(gè)I2C總線的CPU的成本低，本發(fā)明的總線裝置與現(xiàn)有技術(shù)相比，可以減少電路成本。
下面通過(guò)附圖和實(shí)施例，對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。


圖1為現(xiàn)有技術(shù)中一個(gè)采用fc總線連接的通信系統(tǒng)示意圖。
圖2為現(xiàn)有技術(shù)采用fC擴(kuò)展芯片擴(kuò)展fC總線數(shù)量的通信系統(tǒng)示意圖。
圖3為本發(fā)明總線裝置實(shí)施例的結(jié)構(gòu)示意圖。
圖4為本發(fā)明的局部總線的輸出原理示意圖。
圖5為本發(fā)明的邏輯器件進(jìn)行輸入輸出轉(zhuǎn)換的一個(gè)示例圖。
圖6為本發(fā)明的局部總線中信號(hào)的電平示意圖。
圖7為本發(fā)明總線裝置的數(shù)據(jù)傳輸方法實(shí)施例的流程圖。
具體實(shí)施例方式
本發(fā)明實(shí)施例中，通過(guò)CPU對(duì)邏輯器件進(jìn)行輸出控制，從而對(duì)CPU連 接的多個(gè)芯片的地址進(jìn)行有效性設(shè)定，使CPU需要訪問(wèn)控制的芯片的地址有
效，而使通過(guò)fc總線連接的其它芯片地址無(wú)效，在減少電路成本的情況下，
對(duì)CPU通過(guò)I2C總線訪問(wèn)控制的芯片的數(shù)量進(jìn)行擴(kuò)展。
如圖3所示，為本發(fā)明總線裝置實(shí)施例的結(jié)構(gòu)示意圖。該實(shí)施例的總線 裝置包括連接CPU與芯片的I2C總線101，與用于進(jìn)行輸入輸出轉(zhuǎn)換的邏輯 器件102, CPU通過(guò)局部總線103與邏輯器件102連接，控制邏輯器件102 對(duì)CPU通過(guò)I2C總線101連接的一個(gè)或多個(gè)芯片的地址進(jìn)行有效性設(shè)定，使 CPU通過(guò)I2C總線101連接的多個(gè)芯片中需要訪問(wèn)控制的芯片的地址有效， 而使通過(guò)I2C總線101連接的其它芯片地址無(wú)效，以使CPU可以對(duì)地址有效
的芯片進(jìn)行訪問(wèn)控制。
由于芯片的地址由芯片上三根地址線上的值構(gòu)成，因此，可以使CPU通 過(guò)產(chǎn)C總線101連接的各芯片上的其中一根地址線分別與邏輯器件102的各輸出端口對(duì)應(yīng)連接。這樣，在芯片上的其余兩根地址線上的值無(wú)效，該芯片
的地址有效性便由與邏輯器件102的各輸出端口連接的地址線上的值決定。 若與邏輯器件102的各輸出端口連接的地址線上的值有效，則該芯片的地址 有效；若與邏輯器件102的各輸出端口連接的地址線上的值無(wú)效，則該芯片 的地址無(wú)效。
在圖3所示實(shí)施例的總線裝置中，還可以包括記載有芯片與相應(yīng)連接該 芯片上的其中 一根地址線的邏輯器件102的輸出端口之間的對(duì)應(yīng)關(guān)系表。CPU 根據(jù)所述對(duì)應(yīng)關(guān)系表對(duì)邏輯器件102的各輸出端口進(jìn)行輸出控制，使各輸出 端口向連接的地址線輸出有效值或無(wú)效值，從而實(shí)現(xiàn)對(duì)CPU連接的多個(gè)芯片 的地址進(jìn)行有效性設(shè)定。
局部總線(LOCAL BUS)是CPU自帶的總線。如圖4所示，為本發(fā)明 的局部總線的輸出原理示意圖。根據(jù)圖4，該局部總線的輸出信號(hào)通常包括 以下三類控制信號(hào)、地址信號(hào)與數(shù)據(jù)信號(hào)?？刂菩盘?hào)由片選控制信號(hào)(以 下簡(jiǎn)稱CS)、讀控制信號(hào)(以下簡(jiǎn)稱R)與寫(xiě)控制信號(hào)(以下簡(jiǎn)稱W) 組成。地址信號(hào)由多位地址線A(n…0)組成。數(shù)據(jù)信號(hào)由多位數(shù)據(jù)線D(m… O)組成?？刂菩盘?hào)與地址信號(hào)是單向信號(hào)，由CPU向芯片輸出。數(shù)據(jù)信號(hào)是 雙向信號(hào)，寫(xiě)操作時(shí)由CPU向芯片輸出，讀操作時(shí)由芯片向CPU輸入。CPU 通過(guò)局部總線對(duì)有相應(yīng)接口的芯片進(jìn)行讀或?qū)懖僮鳌?br> 邏輯器件是一種提供特定功能的芯片，其可以對(duì)輸入信號(hào)進(jìn)行轉(zhuǎn)換得到 特定的輸出信號(hào)。如圖5所示，為本發(fā)明的邏輯器件進(jìn)行輸入輸出轉(zhuǎn)換的一 個(gè)示例圖。圖5中的邏輯器件可以實(shí)現(xiàn)4到16輸出的譯碼。CPU的CS、 W、 D (3…0)輸出到邏輯器件上，其中，數(shù)據(jù)線D (3…0)的寬度為4,邏輯器 件的輸出為16個(gè)。邏輯器件將CPU對(duì)該邏輯器件的寫(xiě)操作轉(zhuǎn)換成為輸出。 例如CPU對(duì)邏輯器件寫(xiě)O，即數(shù)據(jù)線上傳輸?shù)男盘?hào)為0000，邏輯器件的 第一輸出端口輸出1，其它輸出端口輸出O; CPU對(duì)邏輯器件寫(xiě)1，即數(shù)據(jù) 線上傳輸?shù)男盘?hào)為0001,邏輯器件的第二輸出端口輸出1,其它輸出端口輸出0。
如圖6所示，為本發(fā)明的局部總線中信號(hào)的一個(gè)電平示意圖。CPU不對(duì) 邏輯器件操作時(shí)，局部總線中的CS與W為高電平，D為高阻態(tài)。CPU對(duì)邏 輯器件寫(xiě)操作時(shí)，局部總線中的CS與W變?yōu)榈碗娖?，D輸出需要寫(xiě)的數(shù)據(jù)。 經(jīng)過(guò)預(yù)設(shè)時(shí)間，CS與W變?yōu)楦唠娖?。再?jīng)過(guò)一定延遲時(shí)間，D結(jié)束輸出時(shí)， 重新返回高阻態(tài)，寫(xiě)操作結(jié)束。在寫(xiě)操作時(shí)，CS與W的每次輸出固定，按 照高-低-高的順序變化。D的輸出從高阻-輸出數(shù)據(jù)-高阻的順序變化，其中輸 出數(shù)據(jù)根據(jù)需要的輸出值變化。如對(duì)邏輯器件寫(xiě)0，即D的輸出為0000, 則邏輯器件的第一輸出端口輸出1,其它輸出端口輸出0。如對(duì)邏輯器件寫(xiě)1, 即D的輸出為0001，則邏輯器件的第二輸出端口輸出1,其它輸出端口輸 出0。
圖3所示的總線裝置實(shí)施例中，以CPU通過(guò)fC總線101連接三個(gè)芯片 為例具體說(shuō)明。三個(gè)芯片的三根地址線A2A1A0中，預(yù)先將地址線Al與A2 上的值都配置為預(yù)先指定的無(wú)效值，例如將A1與A2上的值都配置為0。 三個(gè)芯片的地址線AO分別連接到邏輯器件102上。CPU通過(guò)局部總線103 與邏輯器件102連接。邏輯器件將CPU在局部總線103上的寫(xiě)操作翻譯成為 輸出信號(hào)，從而控制三個(gè)芯片的地址線AO上的值為無(wú)效值O或者有效值1。 另外，地址線上的有效值與無(wú)效值一樣，可以通過(guò)預(yù)先設(shè)定指定其值，可以 是無(wú)效值以外的其它任意值。在CPU不訪問(wèn)芯片時(shí)，邏輯器件102向連接的 三個(gè)芯片的地址線AO都輸出0,從而使三個(gè)芯片AO上的值為無(wú)效值O,此 時(shí)，三個(gè)芯片的I2C地址都是無(wú)效地址000。
CPU訪問(wèn)第一芯片時(shí)，根據(jù)記載有芯片與相應(yīng)連接該芯片的其中一根地 址線的邏輯器件102的輸出端口之間的對(duì)應(yīng)關(guān)系表，查找邏輯器件102上連 接第一芯片的地址線AO的輸出端口，通過(guò)局部總線103控制該輸出端口輸 出有效值l,使第一芯片AO上的值為有效值1,而使連接第二芯片與第三芯 片的輸出端口輸出無(wú)效值O，使第二芯片與第三芯片AO上的值為無(wú)效值O。此時(shí)，第一芯片的地址為有效地址001,第二芯片與第三芯片的地址均為無(wú)
效地址000。 CPU通過(guò)I2C總線101訪問(wèn)地址001 ，即可對(duì)第 一芯片進(jìn)行訪問(wèn) 控制。由于第二芯片與第三芯片的地址為無(wú)效地址OOO，不響應(yīng)CPU的操作。 同樣，CPU訪問(wèn)第二芯片時(shí)，根據(jù)記載有芯片與相應(yīng)連接該芯片的其中 一根地址線的邏輯器件102的輸出端口之間的對(duì)應(yīng)關(guān)系表，查找邏輯器件102 上連接第二芯片的地址線AO的輸出端口，通過(guò)局部總線103控制該輸出端 口輸出有效值l,使第二芯片AO上的值為有效值1,而使連接第一芯片與第 三芯片的輸出端口輸出無(wú)效值O，使第一芯片與第三芯片AO上的值為無(wú)效值 0。此時(shí)，第二芯片的地址為有效地址OOl,第一芯片與第三芯片的地址均為 無(wú)效地址000 。 CPU通過(guò)I2C總線101訪問(wèn)地址001,即可對(duì)第二芯片進(jìn)行訪 問(wèn)控制。由于第一芯片與第三芯片的地址為無(wú)效地址OOO,不響應(yīng)CPU的操作。
同理，CPU可以采取類似的方法對(duì)CPU通過(guò)I2C總線101連接的第三芯
片以及更多的其它芯片進(jìn)行訪問(wèn)控制。另外，也可以根據(jù)預(yù)先設(shè)定，將芯片
上的其它地址線上的值，例如將地址線AO與A2、或AO與Al上的值設(shè)置 為無(wú)效值，而相應(yīng)將地址線A1或A2與邏輯器件102的輸出端口連接，通過(guò) 邏輯器件i02對(duì)地址線Al或A2上的值進(jìn)行控制，也可以將部分芯片的地址 線AO與A2上的值設(shè)置為無(wú)效值，而將地址線Al與邏輯器件102的輸出端 口連接，或?qū)⒉糠中酒牡刂肪€AO與Al上的值設(shè)置為無(wú)效值，而將地址線 A2與邏輯器件102的輸出端口連接，只要CPU根據(jù)記載有芯片與相應(yīng)連接 該芯片的其中一根地址線的邏輯器件102的輸出端口之間的對(duì)應(yīng)關(guān)系表可以 獲知芯片的地址就可以。
如果CPU通過(guò)I2C總線101連接更多的芯片，只要通過(guò)邏輯器件102對(duì) 各芯片的其中一個(gè)地址線上的值進(jìn)行控制，使不訪問(wèn)的芯片的地址都是無(wú)效 地址，即構(gòu)成該地址的各地址位上的值為無(wú)效值，例如000，不響應(yīng)CPU 的操作，而使需要訪問(wèn)芯片的地址為有效地址，即構(gòu)成該地址的其中一個(gè)地址位上的值為有效值，例如001、 010、 100,就可以實(shí)現(xiàn)對(duì)多個(gè)芯片的訪 問(wèn)控制。這樣，可以對(duì)足夠多數(shù)量的芯片的地址進(jìn)行有效性設(shè)定，只要邏輯 器件有足夠的輸出控制芯片其中一根地址線上的值，CPU可以通過(guò)I2C總線 訪問(wèn)控制的芯片數(shù)量可以不受限制，有效擴(kuò)展了 CPU通過(guò)fC總線可控制的
芯片的數(shù)量。并且，由于邏輯器件比專用的fc擴(kuò)展芯片或帶有多個(gè)fc總線 的CPU的成本低，本發(fā)明的總線裝置可以低成本實(shí)現(xiàn)fc總線的擴(kuò)展，與現(xiàn) 有技術(shù)相比，可以減少電路成本。
本發(fā)明實(shí)施例提供的一種總線裝置的數(shù)據(jù)傳輸方法，包括CPU通過(guò)局 部總線對(duì)邏輯器件進(jìn)行輸出控制，使邏輯器件對(duì)CPU連接的芯片的地址進(jìn)行 有效性設(shè)定；CPU通過(guò)I2C總線對(duì)連接的芯片中地址有效的芯片進(jìn)行訪問(wèn)控制。
如圖7所示，為本發(fā)明總線裝置的數(shù)據(jù)傳輸方法實(shí)施例的流程圖，結(jié)合 圖3所示的總線裝置，對(duì)其數(shù)據(jù)傳輸方法進(jìn)行具體說(shuō)明，其包括以下步驟
步驟201，將CPU通過(guò)fC總線101連接的各芯片的其中兩個(gè)地址線， 例如Al與A2上的值設(shè)置為無(wú)效值0, CPU通過(guò)I2C總線101連接的各芯 片的另 一根地址線AO分別與邏輯器件102的各輸出端口對(duì)應(yīng)連接。
步驟202, CPU通過(guò)局部總線103對(duì)邏輯器件102進(jìn)行輸出控制，使邏 輯器件102將CPU通過(guò)I2C總線101連接的多個(gè)芯片的AO地址線上的值設(shè) 置為無(wú)效值0或有效值1 ，據(jù)此實(shí)現(xiàn)對(duì)各芯片的地址的有效性設(shè)定。當(dāng)AO地 址線上的值設(shè)置為無(wú)效值0時(shí)，該芯片的地址為無(wú)效地址，當(dāng)AO地址線上 的值設(shè)置為有效值1時(shí)，該芯片的地址為有效地址。
具體地，CPU根據(jù)記載有芯片與相應(yīng)連接該芯片的其中 一根地址線的邏 輯器件102的輸出端口之間的對(duì)應(yīng)關(guān)系表，通過(guò)局部總線103中的寫(xiě)控制信 號(hào)與數(shù)據(jù)信號(hào)，對(duì)各輸出端口上的輸出信號(hào)進(jìn)行設(shè)置，使向CPU將要訪問(wèn)控 制的芯片的AO地址線連接的輸出信號(hào)為有效值1，向其它芯片的地址線AO 連接的輸出信號(hào)為無(wú)效值。CPU通過(guò)控制邏輯器件102的各輸出端口上的輸出信號(hào)，對(duì)通過(guò)I2C總線101連接的各芯片的地址線上的值進(jìn)行有效性設(shè)定， 使CPU將要訪問(wèn)的其中一個(gè)芯片上的地址線AO上的值為有效值，從而使該 芯片的地址為有效地址。
步驟203， CPU通過(guò)I2C總線101對(duì)連接的芯片中地址有效的芯片進(jìn)行 訪問(wèn)控制。
步驟204, CPU完成對(duì)地址有效的芯片的訪問(wèn)控制后，通過(guò)局部總線103 對(duì)邏輯器件102進(jìn)行輸出控制，使邏輯器件102將該地址有效的芯片的地址 線AO上的值設(shè)置為無(wú)效值，使該芯片的地址為無(wú)效地址。
本發(fā)明實(shí)施例可以對(duì)足夠多數(shù)量的芯片的地址進(jìn)行有效性設(shè)定，從而使 CPU可以通過(guò)I2C總線對(duì)足夠多的芯片進(jìn)行訪問(wèn)控制，有效擴(kuò)展CPU通過(guò)I2C 總線可控制的芯片的數(shù)量。并且，由于邏輯器件比專用的I2C擴(kuò)展芯片或帶 有多個(gè)I2C總線的CPU的成本低，本發(fā)明的總線裝置與現(xiàn)有技術(shù)相比，可以 減少電^各成本。
最后所應(yīng)說(shuō)明的是以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案，而非對(duì) 本發(fā)明作限制性理解。盡管參照上述較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說(shuō)明， 本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解其依然可以對(duì)本發(fā)明的技術(shù)方案進(jìn)行修改 或者等同替換，而這種修改或者等同替換并不脫離本發(fā)明技術(shù)方案的精神和 范圍。
權(quán)利要求
1、一種總線裝置，包括連接CPU與芯片的I2C總線，其特征在于，還包括用于進(jìn)行輸入輸出轉(zhuǎn)換的邏輯器件，CPU通過(guò)局部總線與邏輯器件連接，控制所述邏輯器件對(duì)CPU連接的芯片的地址進(jìn)行有效性設(shè)定，以使CPU可以對(duì)地址有效的芯片進(jìn)行訪問(wèn)控制。
2、 根據(jù)權(quán)利要求l所述的總線裝置，其特征在于，CPU連接的各芯片上的其中 一根地址線分別與邏輯器件的各輸出端口對(duì)應(yīng)連接。
3、 根據(jù)權(quán)利要求1或2所述的總線裝置，其特征在于，還包括記載有芯 片與相應(yīng)連接該芯片上的其中 一根地址線的邏輯器件的輸出端口之間的對(duì)應(yīng) 關(guān)系表，CPU根據(jù)所述對(duì)應(yīng)關(guān)系表對(duì)邏輯器件的各輸出端口上的輸出進(jìn)行控 制，從而對(duì)CPU連接的芯片的地址進(jìn)行有效性設(shè)定。
4、 一種總線裝置的數(shù)據(jù)傳輸方法，其特征在于，包括CPU通過(guò)局部總線對(duì)邏輯器件進(jìn)行輸出控制，使邏輯器件對(duì)CPU連接 的芯片的地址進(jìn)行有效性設(shè)定；CPU通過(guò)fC總線對(duì)連接的芯片中地址有效的芯片進(jìn)行訪問(wèn)控制。
5、 根據(jù)權(quán)利要求4所述的數(shù)據(jù)傳輸方法，其特征在于，還包括預(yù)先將 CPU通過(guò)I2C總線連接的各芯片上的其中兩個(gè)地址線上的值設(shè)置為無(wú)效值， CPU通過(guò)I2C總線連接的各芯片上的另 一根地址線分別與邏輯器件的輸出端通過(guò)邏輯器件的各輸出端口上的輸出信號(hào)，對(duì)CPU通過(guò)I2C總線連接的各地 址線上的值進(jìn)行有效性設(shè)定，使CPU將要訪問(wèn)的芯片的地址線上的值為有效 值。
6、 根據(jù)權(quán)利要求5所述的數(shù)據(jù)傳輸方法，其特征在于，所述CPU通過(guò) 局部總線對(duì)邏輯器件進(jìn)行輸出控制包括CPU根據(jù)記載有芯片與相應(yīng)連接該芯片上的其中 一根地址線的邏輯器 件的輸出端口之間的對(duì)應(yīng)關(guān)系表，通過(guò)局部總線中的寫(xiě)控制信號(hào)與數(shù)據(jù)信號(hào)，控制邏輯器件各輸出端口上的輸出信號(hào)，使CPU將要訪問(wèn)控制的芯片的地址線連接的輸出信號(hào)為有效值，其它芯片的地址線連接的輸出信號(hào)為無(wú)效值。
7、根據(jù)權(quán)利要求5或6所述的數(shù)據(jù)傳輸方法，其特征在于，還包括 CPU完成對(duì)芯片的訪問(wèn)控制后，通過(guò)局部總線對(duì)邏輯器件進(jìn)行輸出控 制，使邏輯器件將連接的該芯片上的地址線上的值設(shè)置為無(wú)效值。
全文摘要
本發(fā)明公開(kāi)了一種總線裝置及其數(shù)據(jù)傳輸方法，其中，總線裝置包括連接CPU與芯片的I²C總線，還包括用于進(jìn)行輸入輸出轉(zhuǎn)換的邏輯器件，CPU通過(guò)局部總線與邏輯器件連接，控制所述邏輯器件對(duì)CPU連接的芯片的地址進(jìn)行有效性設(shè)定，以使CPU可以對(duì)地址有效的芯片進(jìn)行訪問(wèn)控制。方法包括CPU通過(guò)局部總線對(duì)邏輯器件進(jìn)行輸出控制，使邏輯器件對(duì)CPU連接的芯片的地址進(jìn)行有效性設(shè)定；CPU通過(guò)I²C總線對(duì)連接的芯片中地址有效的芯片進(jìn)行訪問(wèn)控制。本發(fā)明可以在較低的成本下，擴(kuò)展CPU通過(guò)I²C總線可控制的芯片的數(shù)量。
文檔編號(hào)G06F13/38GK101295283SQ20081011397
公開(kāi)日2008年10月29日 申請(qǐng)日期2008年5月30日 優(yōu)先權(quán)日2008年5月30日
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