專利名稱：雷達信號處理中實現(xiàn)乒乓操作的asic模塊的制作方法
技術領域：
本實用新型主要涉及一種ASIC模塊，具體地說，是涉及一種雷達信號處 理中實現(xiàn)乒乓操作的ASIC模塊。
技術背景在雷達信號處理中，脈沖壓縮處理和濾波處理是兩個十分重要的過程，而 兩個過程之間的數(shù)據(jù)傳遞也相當頻繁。在一般的雷達信號處理過程中，對于脈 沖壓縮和濾波兩個過程之間的數(shù)據(jù)大多采用的獨立的脈沖壓縮模塊和濾波模 塊與外掛SRAM來實現(xiàn)，或者是FPGA與外掛SRAM實現(xiàn)，這就導致系統(tǒng)處理速 度低，集成化差，功耗大。隨著軍事對抗技術的發(fā)展，要求雷達信號處理過程速度更快、處理方式更 靈活。對雷達信號處理硬件實現(xiàn)就提出了更高的要求，信號處理過程更簡潔、 迅速成為必需。為了提高雷達信號處理的速度，系統(tǒng)集成成為了關鍵；同時為 了芯片的通用型，能夠獨立或者組合運算某個功能模塊也是用戶的需要。 實用新型內容本實用新型所解決的問題是提供一種實現(xiàn)乒乓操作的ASIC模塊，用于提 高雷達信號處理中數(shù)據(jù)處理模塊之間的并行性和獨立性，提高系統(tǒng)集成度及其 處理效率。為了實現(xiàn)上述目的，本實用新型提供了一種雷達信號處理中實現(xiàn)乒乓操作 的ASIC模塊，包括集成模塊，在集成模塊內設有第一數(shù)據(jù)處理模塊和第二數(shù) 據(jù)處理模塊，集成模塊外圍還設有第一SRAM和第二SRAM，第一數(shù)據(jù)處理模塊 和第二數(shù)據(jù)處理模塊分別與第一 SRAM和第二 SRAM通過總線連接。所述集成模塊內至少設置兩個數(shù)據(jù)處理模塊，與之對應地至少設置兩個SRAM及兩條總線。本實用新型的核心思想是將兩個數(shù)據(jù)處理模塊集成在一個集成模塊內，并 在集成模塊外圍設置兩個緩沖SRAM和SRAM，數(shù)據(jù)處理模塊與SRAM之間采用總 線進行數(shù)據(jù)傳遞。利用SRAM的緩存作用，兩個數(shù)據(jù)處理模塊交替的對兩個SRAM 進行讀寫，即第一數(shù)據(jù)處理模塊向第一 SRAM存儲數(shù)據(jù)后，數(shù)據(jù)處理模塊第二 從第一SRAM讀取數(shù)據(jù)，同時第一數(shù)據(jù)處理模塊向第二SRAM存儲新數(shù)據(jù)，第二 數(shù)據(jù)處理模塊從第一SRAM讀取數(shù)據(jù)完畢后，再從第二SRAM讀取數(shù)據(jù)，而此時 第一數(shù)據(jù)處理模塊再次向第一 SRAM存儲新數(shù)據(jù)，這樣交替地進行數(shù)據(jù)的讀取 和存儲，即實現(xiàn)兩個數(shù)據(jù)處理模塊的并行操作，或者叫乒乓操作。由于SRAM 的緩存作用，兩個過程也可以獨立的進行，而不必要求另一過程同時工作，即 實現(xiàn)了兩個數(shù)據(jù)處理模塊的獨立操作，用戶可根據(jù)具體情況，進行相應的操作； 由于將兩個數(shù)據(jù)處理模塊集成在同一個集成模塊內，采用兩個緩沖SRAM進行 交替讀寫，大大節(jié)省了數(shù)據(jù)讀寫時的等待時間，因此既提高了系統(tǒng)的集成度又 提高了系統(tǒng)的數(shù)據(jù)處理效率。本實用新型主要應用于雷達信號處理中，所述第一數(shù)據(jù)處理模塊和第二數(shù) 據(jù)模塊主要是指脈沖壓縮處理模塊和濾波處理模塊。根據(jù)本實用新型的實施方式，還可對本實用新型進行擴展，即可在集成模 塊內設置多個數(shù)據(jù)處理模塊，與之對應的，設置多個緩沖SRAM和多條總線， 從而實現(xiàn)多模塊之間的數(shù)據(jù)交換的并行操作，為其它類型的信號處理也提供了 很好的借鑒作用，使得本實用新型具有很高的實用性。通過
以下結合附圖具體實施方式
對本實用新型進行詳細描述后，本實用新型的其他特點、優(yōu)點將會更加明顯。

圖l為現(xiàn)有技術的模塊框圖。圖2為本實用新型的模塊框圖。圖3為本實用新型-實施例的模塊框圖。
具體實施方式
以下結合附圖詳細描述本實用新型的具體實施方式
。圖l為現(xiàn)有技術的模塊框圖，可見，兩個數(shù)據(jù)處理模塊之間的數(shù)據(jù)傳遞方 式為第一數(shù)據(jù)處理模塊2向SRAM存儲數(shù)據(jù)完畢后，第二數(shù)據(jù)處理模塊3對 SRAM進行數(shù)據(jù)讀取，只有在第二數(shù)據(jù)處理模塊3進行數(shù)據(jù)讀取完畢后，第一數(shù) 據(jù)處理模塊2才能向SRAM存儲新數(shù)據(jù)。這樣的數(shù)據(jù)傳遞方式在系統(tǒng)工作時并 不能實現(xiàn)兩個數(shù)據(jù)處理模塊同時工作，大大浪費了傳遞過程中的等待時間，影 響系統(tǒng)的工作效率，同時由于兩個數(shù)據(jù)處理模塊分別占有一個芯片，使得系統(tǒng) 的集成度很低。實施例以圖2為基礎，說明本實用新型在雷達信號處理中的工作過程及其顯著效 果，其模塊框圖如圖3。如圖3，雷達信號處理中的數(shù)據(jù)處理模塊分為脈沖壓縮處理模塊7和濾波 處理模塊8，主要是脈沖壓縮處理模塊7向濾波處理模塊8傳遞數(shù)據(jù)。數(shù)據(jù)傳 遞開始后，首先初始脈沖壓縮結果，然后將其通過總線9存入第一SRAM4，濾 波處理模塊8通過總線12讀取第一 SRAM4中的數(shù)據(jù)，同時脈沖壓縮處理模塊7 將新的數(shù)據(jù)通過總線10存入第二 SRAM5，濾波處理模塊8讀取完第一 SRAM4中的數(shù)據(jù)后，有通過總線11讀取第二SRAM5中數(shù)據(jù)，與此同時，脈沖壓縮處 理模塊7通過總線9再次向第一 SRAM4中存入新的數(shù)據(jù)，如此交替地進行數(shù)據(jù) 的存儲與讀取。脈沖壓縮結果對SRAM的寫入和濾波數(shù)據(jù)的讀出在相同時間內 完成，這樣兩個過程就可以交替的對兩個SRAM進行讀寫，兩模塊可以并行的 工作而不需等待模塊之間的數(shù)據(jù)傳輸過程，這就大大地提高了脈沖壓縮和濾波 過程的并行性，加快了數(shù)據(jù)處理的速度，提高了系統(tǒng)數(shù)據(jù)處理的效率。同時由 于脈沖壓縮結果是緩存在SRAM中的，這又使得脈沖壓縮結果的傳遞過程和濾 波處理模塊的數(shù)據(jù)讀取過程相互獨立，兩個過程可以單獨的進行工作，增加了 處理過程的靈活性；兩個數(shù)據(jù)處理模塊集成于同一個集成模塊內，也提高了系 統(tǒng)的集成度。
權利要求1.一種雷達信號處理中實現(xiàn)乒乓操作的ASIC模塊，包括集成模塊(1)，在集成模塊(1)內設有第一數(shù)據(jù)處理模塊(2)和第二數(shù)據(jù)處理模塊(3)，其特征在于，集成模塊(1)外圍設有第一SRAM(4)和第二SRAM(5)，第一數(shù)據(jù)處理模塊(2)和第二數(shù)據(jù)處理模塊(3)分別與第一SRAM(4)和第二SRAM(5)通過總線連接。
2. 根據(jù)權利要求1所述的雷達信號處理中實現(xiàn)乒乓操作的ASIC模塊，其 特征在于，所述集成模塊(1)內至少設置兩個數(shù)據(jù)處理模塊，與之對應地至 少設置兩個SRAM及兩條總線。
專利摘要一種雷達信號處理中實現(xiàn)乒乓操作的ASIC模塊，把兩個數(shù)據(jù)處理模塊集成于一個集成模塊內，集成模塊外圍設有兩個緩沖SRAM，兩個數(shù)據(jù)處理模塊分別與兩個SRAM通過總線連接。本實用新型使用兩個SRAM同時提供緩存，一個供讀寫，一個供存儲，使兩個數(shù)據(jù)處理模塊可以同時工作，節(jié)省了傳遞數(shù)據(jù)的等待時間，根據(jù)具體情況，也可以同時只工作一個SRAM，因此，系統(tǒng)的并行操作和獨立操作都得到實現(xiàn)，由于兩個數(shù)據(jù)處理模塊集成于同一模塊內，系統(tǒng)的集成度和處理效率都得到大大提高。本實用新型主要應用于雷達信號處理中。
文檔編號G06F5/12GK201107405SQ20072008104
公開日2008年8月27日 申請日期2007年9月12日 優(yōu)先權日2007年9月12日
發(fā)明者春 何, 偉 劉, 劉輝華, 周婉婷, 宗竹林, 林 張, 磊 李, 李蜀霞, 饒全林, 亮 黎 申請人:電子科技大學