專利名稱：二級高速緩存及動能切換存取的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種動能切換內(nèi)存存取的方法，特別是指一種動能切換
二級高速緩存(L2 Cache)存取的方法及其架構(gòu)。
背景技術(shù)：
請參考圖1，為習(xí)知技術(shù)總線應(yīng)用系統(tǒng)的架構(gòu)示意圖?？偩€應(yīng)用系統(tǒng)9是包括有一系統(tǒng)總線90、 一中央處理器91、 一影像處理器92及一聲音處理器93等。而總線應(yīng)用系統(tǒng)9除了計算機系統(tǒng)之外，其它如可攜式影音裝置等，也都會再設(shè)計有一動能隨機存取內(nèi)存(DRAM) 94以供各個搭載處理器進行放置暫存數(shù)據(jù)、計算結(jié)果及程序來源等。但如此一來往往會造成總線應(yīng)用系統(tǒng)9上各控制器之間在爭搶動能隨機存取內(nèi)存94存取權(quán)的情形，于是整個系統(tǒng)的效能也就因而大幅降低。
此外，在目前總線應(yīng)用系統(tǒng)9中，由于大部分的處理器的頻率都比動能隨機存取內(nèi)存94的頻率來得快，于是為了要解決各處理器在數(shù)據(jù)存取動能隨機存取內(nèi)存94時的瓶頸，現(xiàn)在的處理器都已有高速緩存(Cache)的設(shè)計，甚至還有多層的高速緩存的架構(gòu)，以讓處理器不會受到動能隨機存取內(nèi)存94的頻率速度的影響。藉此，以提升整體數(shù)據(jù)傳輸?shù)男?，并且在?yīng)用上甚至?xí)O(shè)計將系統(tǒng)總線90的頻率(Bus Clock)執(zhí)行的再比各處理器要快。
而如圖中所示的一級高速緩存(LI Cache) 911及二級高速緩存(L2Cache) 912即是多層的高速緩存的設(shè)計，其中一級高速緩存911是內(nèi)建在中央處理器91內(nèi)部，速度非?？?，并且屬于所謂的哈佛式(Harvard)設(shè)計，意即指令用的空間和數(shù)據(jù)用的空間是分開的。而相反的，二級高速緩存912是建置在中央處理器91外面，且通常不會區(qū)分指令和數(shù)據(jù)的空間，也就是所謂的一體性快取(UnifiedCache)的設(shè)計。
以目前來講，高速緩存在設(shè)計上主要是由靜態(tài)隨機存取內(nèi)存(SRAM)所組成，所以高速緩存在運作時所消耗的功率也就相當于靜態(tài)隨機存取內(nèi)存所消耗的功率。而以目前利用雙通(2-way)電路架構(gòu)設(shè)計的一級高速緩存為例，其通常是分布兩組成對的靜態(tài)隨機存取內(nèi)存，分別為一組巻標內(nèi)存及一組數(shù)據(jù)存儲器。其中，巻標內(nèi)存主要是用以進行巻標的比對，而數(shù)據(jù)存儲器則是提供暫存空間以進行數(shù)據(jù)的存取；當數(shù)據(jù)進行儲存時，其數(shù)據(jù)先行在巻標內(nèi)存比對完巻標后，進行選擇其中的一數(shù)據(jù)存儲器儲存，而該數(shù)據(jù)存儲器中所儲存的內(nèi)容才是處理器所需的數(shù)據(jù)或命
然而在此架構(gòu)下，必須設(shè)計在處理器的一個周期(1 cycle)下同時去致能四個靜態(tài)隨機存取內(nèi)存，才有辦法在一個周期時間去響應(yīng)處理器所需要的數(shù)據(jù)，而也就是說比對指令的動作再加上選擇正確的數(shù)據(jù)輸出必須在處理器的一個周期時間完成。盡管處理器所需的數(shù)據(jù)僅只暫存于該組成對的數(shù)據(jù)存儲器中的其中一個，但上述四個靜態(tài)隨機存取內(nèi)存在每個周期也同樣都會被存取。
因此在此架構(gòu)下的一級高速緩存，其運作時所消耗的功率也就可形成以下的公式P2waycache — 2Ptagsram + 2P
datasram 0 于是當內(nèi)存存取次數(shù)越多，
整個處理器相對所需的耗電流也就越大。
再者，當系統(tǒng)的算法及存取排程已運用到一定的程度，而系統(tǒng)效能卻無法相對提升到特定程度時，便會有前述二級高速緩存的設(shè)計的產(chǎn)生，以進一步加速數(shù)據(jù)響應(yīng)的速度與效率。但使用二級高速緩存同樣要面臨到耗電流的問題，因此要如何讓設(shè)計有二級高速緩存的系統(tǒng)中的處理器得以持續(xù)維持在較高的存取速度，同時不會因而產(chǎn)生耗電流過大的情形，便是目前值得進一步改善的地方。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明所要解決的技術(shù)問題在于，透過二級高速緩存的架構(gòu)改良，使得總線系統(tǒng)得以依據(jù)目前處理器及二級高速緩存頻率的差異，而隨時進行動能切換二級高速緩存存取的方式。藉此，除了能維持處理器的存取效能，并且同時能適時減少二級高速緩存的存取次數(shù)而達到省電的目的。
為了達到上述目的，根據(jù)本發(fā)明所提出的一方案，提供一種二級高
速緩存(L2 Cache)架構(gòu)，接收一中央處理器所輸出的一數(shù)據(jù)地址封包，其包括 一組成對的巻標內(nèi)存、 一組成對的數(shù)據(jù)存儲器及一比較電路單元。其中巻標內(nèi)存儲存復(fù)數(shù)個暫存巻標數(shù)據(jù)，并依據(jù)該數(shù)據(jù)地址封包來輸出一符合的結(jié)果巻標數(shù)據(jù)。而數(shù)據(jù)存儲器相對應(yīng)于巻標內(nèi)存，用以儲存復(fù)數(shù)個暫存數(shù)據(jù)，并依據(jù)該數(shù)據(jù)地址封包來輸出一符合的結(jié)果數(shù)據(jù)。再者，比較電路單元接收該數(shù)據(jù)地址封包來比較該結(jié)果巻標數(shù)據(jù)以產(chǎn)生一狀態(tài)訊號，進而再與該結(jié)果數(shù)據(jù)運算以形成一輸出數(shù)據(jù)。其中，當二級高速緩存的頻率速度大于中央處理器的頻率速度時，巻標內(nèi)存運作于該中央處理器的一正緣頻率，數(shù)據(jù)存儲器運作于該中央處理器的一負緣頻率，并且依據(jù)該結(jié)果巻標數(shù)據(jù)所屬的巻標內(nèi)存而僅會致能相對應(yīng)的數(shù)據(jù)存儲器進行運作。為了達到上述目的，根據(jù)本發(fā)明所提出的另一方案，提供一種動能切換二級高速緩存存取的方法，其應(yīng)用于一應(yīng)用系統(tǒng)，而該應(yīng)用系統(tǒng)包
含一具有一一級高速緩存(L1 Cache)的中央處理器，該方法的步驟包括:首先，依據(jù)該中央處理器的功率狀態(tài)來調(diào)整二級高速緩存的頻率速度。接著進行判斷二級高速緩存及中央處理器的頻率速度間的一比率關(guān)系，進而再依據(jù)該比率關(guān)系來切換該二級高速緩存的存取模式。而其中二級高速緩存的頻率速度在設(shè)計上大于該中央處理器的頻率速度。藉此，讓搭配本發(fā)明的處理器除了得以不受動能隨機存取內(nèi)存(DRAM)的限制而能維持本身的存取效能，并且還能適時減少二級高速緩存的存取次數(shù)而擁有省電的效果。
以上的概述與接下來的詳細說明及附圖，皆是為了能進一步說明本發(fā)明為達成預(yù)定目的所采取的方式、手段及功效。而有關(guān)本發(fā)明的其它目的及優(yōu)點，將在后續(xù)的說明及圖式中加以闡述。


圖1為習(xí)知技術(shù)總線應(yīng)用系統(tǒng)的架構(gòu)示意圖；圖2A為中央處理器的數(shù)據(jù)地址封包的示意圖；圖2B為本發(fā)明二級高速緩存架構(gòu)的實施例電路架構(gòu)示意圖；圖3為本發(fā)明動能切換二級高速緩存存取的方法的實施例流程圖；圖4為本發(fā)明二級高速緩存于雙周期存取模式的運作實施例流程圖；圖5為本發(fā)明二級高速緩存于單一周期存取模式的運作實施例流程圖；及
圖6為本發(fā)明二級高速緩存于雙周期存取模式的運作實施例時序圖。圖式符號說明
總線應(yīng)用系統(tǒng)9
系統(tǒng)總線90
中央處理器91
一級高速緩存911
二級高速緩存912
影像處理器92
聲音處理器93
二級高速緩存2
巻標數(shù)據(jù)201
索引數(shù)據(jù)202
偏移數(shù)據(jù)203
輸出數(shù)據(jù)204
巻標內(nèi)存21， 21' 粉掘方/法與，，",
3y^'J/口'l丁 KHTIfT A二，
比較電路單元2具體實施例方式
請同時參考圖2A及圖2B，分別為中央處理器的數(shù)據(jù)地址封包的示 意圖及本發(fā)明二級高速緩存架構(gòu)的實施例電路架構(gòu)示意圖。在圖2A中， 是以一中央處理器產(chǎn)生32位(bits)的數(shù)據(jù)地址封包作為后續(xù)的說明， 但也可依其實際所需的位數(shù)據(jù)作一變更；數(shù)據(jù)地址封包包含了一巻標數(shù) 據(jù)(20 bits) 201、 一索引數(shù)據(jù)(8 bits) 202及一偏移數(shù)據(jù)(4 bits) 203。
9當中央處理器處理數(shù)據(jù)時，它會先到高速緩存中尋找，如果數(shù)據(jù)因 先前已經(jīng)讀取而暫存于此的話，就不需從龐大的內(nèi)存中費時讀取數(shù)據(jù)。
而如圖2B所示，本發(fā)明提供一種二級高速緩存(L2 Cache) 2的架構(gòu)， 其主要是當中央處理器(圖未示)在內(nèi)部的一級高速緩存(LI Cache)(圖 未示)中沒有找到所需數(shù)據(jù)，也就是所謂的未命中(Miss Hit)時，才會 到二級高速緩存2中找尋數(shù)據(jù)。本實施例即加以解釋當二級高速緩存2 接收中央處理器用以找尋數(shù)據(jù)而輸出的數(shù)據(jù)地址封包，所進行的后續(xù)動 作，并且本實施例的二級高速緩存2的頻率速度必須大于中央處理器的 頻率速度。
該二級高速緩存2的架構(gòu)包括 一組成對的巻標內(nèi)存21與21'、 一 組成對的數(shù)據(jù)存儲器22與22'以及一比較電路單元23。其中，巻標內(nèi)存 21、 21'是用來儲存復(fù)數(shù)個暫存巻標數(shù)據(jù)，并且依據(jù)數(shù)據(jù)地址封包中的索 引數(shù)據(jù)202來索引以輸出一符合的結(jié)果巻標數(shù)據(jù)(同樣為20bits)。而數(shù) 據(jù)存儲器22、 22'則是相對應(yīng)于巻標內(nèi)存21、 21'而設(shè)置，用以儲存復(fù)數(shù) 個暫存數(shù)據(jù)，并且依據(jù)數(shù)據(jù)地址封包中的索引數(shù)據(jù)202及偏移數(shù)據(jù)203 來索引以輸出一符合的結(jié)果數(shù)據(jù)(32 bits)。而上述所提到的暫存數(shù)據(jù)指 的是中央處理器先前已存取過而可能暫存于本實施例的二級高速緩存2 中的數(shù)據(jù)，在此并無加以限制。另外，熟悉此項技術(shù)者應(yīng)可理解，處理 器數(shù)據(jù)儲存的運作上的每筆暫存數(shù)據(jù)都會對應(yīng)設(shè)定有各自的巻標數(shù)據(jù)以 類似作為該筆暫存數(shù)據(jù)的關(guān)鍵詞來方便數(shù)據(jù)的搜尋，而這些對應(yīng)設(shè)定的 巻標數(shù)據(jù)也就是儲存于巻標數(shù)據(jù)存儲器21、 21'中的暫存巻標數(shù)據(jù)。
其中偏移數(shù)據(jù)203在應(yīng)用上是例如取4bits中的末2 bits來與索引數(shù) 據(jù)202組合成為10 bits的數(shù)據(jù)，以用來尋址數(shù)據(jù)存儲器22、22，中的地址， 而當然也可依內(nèi)存實際上的設(shè)計而加以改變。此外，本實施例中，巻標內(nèi)存21、 21'是會運作于中央處理器的一正緣頻率，而數(shù)據(jù)存儲器22、 22' 則是運作于中央處理器的一負緣頻率。且若選用的二級高速緩存2的頻 率速度大于或等于中央處理器的頻率速度的兩倍時，便可切換形成所謂 的雙周期(2-cycle)的存取模式。
而比較電路單元23是接收數(shù)據(jù)地址封包中的巻標數(shù)據(jù)201，進而將 巻標數(shù)據(jù)201與該結(jié)果巻標數(shù)據(jù)進行比較以產(chǎn)生一狀態(tài)訊號，之后再將 該狀態(tài)訊號與該結(jié)果數(shù)據(jù)運算以形成一輸出數(shù)據(jù)204而提供給中央處理 器。其中，狀態(tài)訊號是利用一高態(tài)(High)訊號與一低態(tài)(Low)訊號作 為辨識，若產(chǎn)生低態(tài)訊號時，則表示比較結(jié)果為數(shù)據(jù)地址封包的巻標數(shù) 據(jù)201與自巻標內(nèi)存21或21，中輸出的結(jié)果巻標數(shù)據(jù)是相異；而當產(chǎn)生 高態(tài)訊號時，便表示比較結(jié)果為數(shù)據(jù)地址封包的巻標數(shù)據(jù)201與自巻標 內(nèi)存21或21'中輸出的結(jié)果巻標數(shù)據(jù)是相同，于是，原本數(shù)據(jù)存儲器22 或22'所輸出的結(jié)果數(shù)據(jù)便可再與該狀態(tài)訊號來進行運算(如交集運算 (AND))以形成該輸出數(shù)據(jù)204。其中，高態(tài)訊號與低態(tài)訊號其代表意 義也可相互交換。
換句話說，若是產(chǎn)生高態(tài)訊號的話，即表示二級高速緩存2中存在 有中央處理器所需的數(shù)據(jù)，因此該結(jié)果數(shù)據(jù)便是與高態(tài)訊號進行交集運 算以形成中央處理器所需的輸出數(shù)據(jù)204。當然如圖2B中比較電路單元 23所示，為了因應(yīng)成對的數(shù)據(jù)存儲器22及22'，因此可再透過一聯(lián)集運 算(OR)來做進一步運算，以讓不同的數(shù)據(jù)存儲器22及22，僅需其中一 個有形成所需的輸出數(shù)據(jù)204便可進行輸出給中央處理器。
再者，本實施例的二級高速緩存2的另一特點在于，巻標內(nèi)存21、 21'與數(shù)據(jù)存儲器22及22'是依據(jù)中央處理器不同的頻率緣來進行運作， 并且?guī)啒藘?nèi)存21及21，是用來比對以決定數(shù)據(jù)存儲器22及22，于負緣頻率時的致能情形。
因此數(shù)據(jù)存儲器22及22'會等到巻標內(nèi)存21、 21'所輸出的結(jié)果巻標 數(shù)據(jù)透過比較電路單元23的比較，以取得實際所需的巻標內(nèi)存21或21' 其中之一后，再致能該巻標內(nèi)存21或21'相對的數(shù)據(jù)存儲器22或22'來 進行運作，即比較電路單元23經(jīng)比較后，取得所需的巻標內(nèi)存為巻標內(nèi) 存21，則再致能巻標內(nèi)存21所相對應(yīng)的數(shù)據(jù)存儲器22進行運作。如此 一來，數(shù)據(jù)存儲器22及22，在同一周期下便不會同時進行運作，因而可 節(jié)省一個數(shù)據(jù)存儲器運作時所消耗的功率。
請再參考圖3，為本發(fā)明動能切換二級高速緩存存取的方法的實施例 流程圖。如圖所示，本發(fā)明提供一種動能切換二級高速緩存2的方法， 其是應(yīng)用于一應(yīng)用系統(tǒng)(圖未示)，而該應(yīng)用系統(tǒng)包含有具一級高速緩存 的中央處理器。方法的步驟包括首先，應(yīng)用系統(tǒng)進行系統(tǒng)的運作(S301)，
以運行中央處理器。并且由于應(yīng)用系統(tǒng)可能處于不同的狀態(tài)下，中央處 理器運作功率會自動進行調(diào)整以節(jié)省功率，因而中央處理器的運作頻率 速度也就會有所差異。而本實施例所提供的方法會依據(jù)目前應(yīng)用系統(tǒng)的 狀態(tài)而判斷是否切換中央處理器或二級高速緩存2的運作頻率速度 (S305)。
若步驟(S305)的判斷結(jié)果為是，即表示二級高速緩存2或中央處 理器的頻率速度有所調(diào)整或改變，于是再進一步進行判斷二級高速緩存2 及中央處理器的頻率速度間的一比率關(guān)系(S307)，以依據(jù)該比率關(guān)系來 切換二級高速緩存2的存取模式。反之，若步驟(S305)的判斷結(jié)果為 否，則表示目前中央處理器或二級高速緩存的頻率速度并無改變，于是 持續(xù)利用原本的存取模式來進行數(shù)據(jù)存取，并繼續(xù)執(zhí)行步驟(S301)以 正常進行系統(tǒng)的運作。
12而在步驟(S307)取得該比率關(guān)系之后，便可依據(jù)比率關(guān)系來切換
二級高速緩存2的存取模式。其中，比率關(guān)系可如圖中所示，分別為
二級高速緩存2的頻率速度等于中央處理器的頻率速度 (L2—Cache_Clock=CPU—Clock); 二級高速緩存2的頻率速度大于等于 中央處理器的頻率速度的兩倍(L2—Cache—Clock^2*CPU—Clock);以及 二級高速緩存2的頻率速度大于中央處理器的頻率速度且小于中央處理 器的頻率速度的兩倍(CPU—Clock<L2—Cache—Clock<2*CPU—Clock)等 三種比率關(guān)系。
若該比率關(guān)系為二級高速緩存2的頻率速度等于中央處理器的頻率 速度時，則切換二級高速緩存2為單一周期(l-cycle)的存取模式(S308)。 而在單一周期的存取模式的狀態(tài)下，二級高速緩存2中巻標內(nèi)存21、 21' 與數(shù)據(jù)存儲器22、 22'是同步于中央處理器的頻率緣來進行運作。
若該比率關(guān)系為二級高速緩存2的頻率速度大于等于中央處理器的 頻率速度的兩倍時，則切換二級高速緩存2為雙周期的存取模式(S309)。
若該比率關(guān)系為中央處理器的頻率速度大于二級高速緩存2的頻率 速度的1/2倍且小于二級高速緩存2的頻率速度時，則切換二級高速緩存 2為雙周期的存取模式，并且進一步調(diào)整中央處理器為等待一周期的運作 模式(S311)。而在雙周期的存取模式的狀態(tài)下，巻標內(nèi)存21、 21，是運 作于中央處理器的正緣頻率，而數(shù)據(jù)存儲器22、 22，是運作于該中央處理 器的負緣頻率；并且藉由比對該巻標內(nèi)存21、 21，的暫存巻標數(shù)據(jù)，判斷 所欲存取的數(shù)據(jù)于何者巻標內(nèi)存21、 21'中，以決定出僅致能所對應(yīng)的其 中的一數(shù)據(jù)存儲器22、 22'于中央處理器的負緣頻率進行運作。
為了進一步說明雙周期及單一周期的存取模式的運作情形，請同時 再參考圖4及圖5，分別為本發(fā)明二級高速緩存于雙周期存取模式及單一周期存取模式的運作實施例流程圖。
如圖4所示，為二級高速緩存2切換在雙周期存取模式的狀態(tài)。首
先，初始狀態(tài)下二級高速緩存2是處于閑置狀態(tài)(S401),并且會隨時進
行判斷中央處理器中一級高速緩存是否形成未命中的情形而提出需求 (S403)。若判斷結(jié)果為是，則致能該組成對的巻標內(nèi)存21及21，(S405)， 以取得結(jié)果巻標數(shù)據(jù)。反之，若步驟(S403)的判斷結(jié)果為否，則表示 目前一級高速緩存有形成數(shù)據(jù)命中的情形，于是回至步驟(S401)， 二級 高速緩存仍處于閑置狀態(tài)。
而在步驟(S405)之后，再進行比對該結(jié)果巻標數(shù)據(jù)，以得知所需 的數(shù)據(jù)是存在于數(shù)據(jù)存儲器22或22'，而加以選擇該所需的數(shù)據(jù)存儲器 22或22' (S407)。進而致能步驟(S407)中所選擇的數(shù)據(jù)存儲器22或 22， (S409)。最后，便是自該被致能的數(shù)據(jù)存儲器22或22'中輸出該輸 出數(shù)據(jù)204給中央處理器的一級高速緩存(S411)。于是二級高速緩存2 便回至步驟(S401)以處于閑置狀態(tài)。
換句話說，在雙周期存取模式下，該巻標內(nèi)存21及21'是運作于中 央處理器的正緣頻率，用以比對決定出數(shù)據(jù)存儲器22及22'于中央處理 器的負緣頻率時的致能情形。也就是僅會致能數(shù)據(jù)存儲器22及22'的其 中之一于中央處理器的負緣頻率時進行運作。
而如圖5所示，是當二級高速緩存2切換在單一周期存取模式的狀 態(tài)。首先在初始狀態(tài)下，二級高速緩存2處于閑置狀態(tài)(S501)，并且進 行判斷中央處理器中一級高速緩存是否形成未命中的情形而提出需求 (S503)。若判斷結(jié)果為是，則同步致能巻標內(nèi)存21、 21'及數(shù)據(jù)存儲器 22、 22， (S505)，以取得結(jié)果巻標數(shù)據(jù)。反之，若步驟(S503)的判斷 結(jié)果為否，則表示目前一級高速緩存有形成數(shù)據(jù)命中的情形，于是回至步驟(S501)， 二級高速緩存仍處于閑置狀態(tài)。
而在步驟(S505)之后，便進行比對該結(jié)果巻標數(shù)據(jù)，并且選擇所 需的數(shù)據(jù)存儲器22或22' (S507)。而由于在相同的周期下，數(shù)據(jù)存儲器 22及22'也已同步處于致能的狀態(tài)，因此便自該選擇的數(shù)據(jù)存儲器22或 22，中輸出一輸出數(shù)據(jù)204給中央處理器的一級高速緩存(S509)。最后， 二級高速緩存2便回至步驟(S501)以處于閑置狀態(tài)。
最后，請參考圖6，為本發(fā)明二級高速緩存于雙周期存取模式的運作 實施例時序圖。如圖所示，其中二級高速緩存頻率是以處理器頻率的兩 倍來舉例說明。并且在處理器頻率處于正緣頻率時，利用完整的一個二 級高速緩存頻率周期來進行巻標內(nèi)存的存取，以完成暫存巻標數(shù)據(jù)的存 取，并進而比對出所需的數(shù)據(jù)存儲器。另外，在處理器頻率處于負緣頻 率時，同樣再利用完整的一個二級高速緩存頻率周期來進行暫存數(shù)據(jù)的 存取，以輸出該輸出數(shù)據(jù)。于是，在處理器數(shù)據(jù)的部分即可形成接收該 輸出數(shù)據(jù)的時序狀態(tài)。
值得注意的是，在每個處理器頻率處于負緣頻率時，本發(fā)明僅會致 能其中一個數(shù)據(jù)存儲器來進行輸出數(shù)據(jù)的輸出(如圖中所示的Dl及D2 以分別代表不同數(shù)據(jù)存儲器中的數(shù)據(jù))，藉此在每個處理器頻率下，得以 節(jié)省一個數(shù)據(jù)存儲器所需消耗的功率。
綜上所述，本發(fā)明動能切換二級高速緩存存取的方法及其二級高速 緩存的架構(gòu)，透過二級高速緩存的架構(gòu)改良，使得應(yīng)用系統(tǒng)得以依據(jù)目 前中央處理器及二級高速緩存頻率速度間的差異，而實時進行動能切換 二級高速緩存存取的方式。藉此，除了能維持中央處理器本身應(yīng)有的存 取效能之外，更能因適時減少二級高速緩存的存取次數(shù)而達到省電的效 用。但，以上所述，僅為本發(fā)明的具體實施例的詳細說明及圖式而己， 并非用以限制本發(fā)明，本發(fā)明的所有范圍應(yīng)以申請專利范圍為準，任何 熟悉該項技藝者在本發(fā)明的領(lǐng)域內(nèi)，可輕易思及的變化或修飾皆可涵蓋 在本發(fā)明所界定的專利范圍。
權(quán)利要求
1、一種動能切換二級高速緩存(L2 Cache)存取的方法，應(yīng)用于一應(yīng)用系統(tǒng)，其特征在于所述的二級高速緩存包含一組成對的卷標內(nèi)存及相對應(yīng)的一組成對的數(shù)據(jù)存儲器，而該應(yīng)用系統(tǒng)包含一中央處理器，具有一一級高速緩存(L1 Cache)，該方法的步驟包括依據(jù)該中央處理器的功率狀態(tài)來調(diào)整該二級高速緩存的頻率速度；判斷該二級高速緩存及該中央處理器的頻率速度間的一比率關(guān)系；及依據(jù)該比率關(guān)系來切換該二級高速緩存的存取模式，其中，該二級高速緩存的頻率速度大于該中央處理器的頻率速度。
2、 如權(quán)利要求1所述的動能切換二級高速緩存存取的方法，其特征 在于所述的比率關(guān)系為該二級高速緩存的頻率速度大于等于該中央處 理器的頻率速度的兩倍，則切換該二級高速緩存為雙周期(2-cycle)的存 取模式。
3、 如權(quán)利要求2所述的動能切換二級高速緩存存取的方法，其特征 在于該二級高速緩存為雙周期的存取模式時，該組成對的巻標內(nèi)存運 作于該中央處理器的一正緣頻率，而該組成對的數(shù)據(jù)存儲器運作于該中 央處理器的一負緣頻率，并且藉由比對該組成對的巻標內(nèi)存，以決定僅 致能該組成對的數(shù)據(jù)存儲器的其中一個該數(shù)據(jù)存儲器于該中央處理器的 負緣頻率進行運作。
4、 如權(quán)利要求1所述的動能切換二級高速緩存存取的方法，其特征 在于所述的比率關(guān)系為二級高速緩存的頻率速度大于該中央處理器的 頻率速度且小于該中央處理器的頻率速度的兩倍，便切換該二級高速緩 存為雙周期(2-cyde)的存取模式，并且進一步調(diào)整該中央處理器為等待一周斯的運作模式。
5、 如權(quán)利要求4所述的動能切換二級高速緩存存取的方法，其特征在于該二級高速緩存為雙周期的存取模式時，該組成對的巻標內(nèi)存運 作于該中央處理器的一正緣頻率，而該組成對的數(shù)據(jù)存儲器運作于該中 央處理器的一負緣頻率，并且藉由比對該組成對的巻標內(nèi)存，以決定僅 致能該組成對的數(shù)據(jù)存儲器的其中一個該數(shù)據(jù)存儲器于該中央處理器的 負緣頻率進行運作。
6、 如權(quán)利要求1所述的動能切換二級高速緩存存取的方法，其特征在于所述的二級高速緩存的頻率速度與該中央處理器的頻率速度為同 步訊號。
7、 一種二級高速緩存(L2Cache)，其特征在于接收一中央處理器 所輸出的一數(shù)據(jù)地址封包，其中，數(shù)據(jù)地址封包包含一巻標數(shù)據(jù)、 一索引數(shù)據(jù)及一偏移數(shù)據(jù)，該二級高速緩存包括一組成對的巻標內(nèi)存，儲存復(fù)數(shù)個暫存巻標數(shù)據(jù)，并依據(jù)該數(shù)據(jù)地址封包以輸出 一結(jié)果巻標數(shù)據(jù)；一組成對的數(shù)據(jù)存儲器，相對應(yīng)于該組成對的巻標內(nèi)存，用以儲存 復(fù)數(shù)個暫存數(shù)據(jù)，并依據(jù)該數(shù)據(jù)地址封包來輸出一結(jié)果數(shù)據(jù)；及一比較電路單元，接收該數(shù)據(jù)地址封包的索引數(shù)據(jù)與該結(jié)果巻標數(shù) 據(jù)做比對以產(chǎn)生一狀態(tài)訊號，該狀態(tài)訊號再與該結(jié)果數(shù)據(jù)運算以形成一 輸出數(shù)據(jù)；其中，當該二級高速緩存的頻率速度大于該中央處理器的頻率速度 時，該組成對的巻標內(nèi)存運作于該中央處理器的一正緣頻率，該組成對 的數(shù)據(jù)存儲器運作于該中央處理器的一負緣頻率，并且依據(jù)該結(jié)果巻標 數(shù)據(jù)所屬的巻標內(nèi)存而僅會致能相對應(yīng)其中之一 的該數(shù)據(jù)存儲器以進行運作。
8、 如權(quán)利要求7所述的二級高速緩存，其特征在于藉由該比較電 路單元比對該組成對的巻標內(nèi)存與該數(shù)據(jù)地址封包的該索引數(shù)據(jù)來輸出 該結(jié)果巻標數(shù)據(jù)。
9、 如權(quán)利要求7所述的二級高速緩存，其特征在于藉由該比較電 路單元運算該組成對的數(shù)據(jù)存儲器與該數(shù)據(jù)地址封包的該索引數(shù)據(jù)及該 偏移數(shù)據(jù)來輸出該結(jié)果數(shù)據(jù)。
10、 如權(quán)利要求7所述的二級高速緩存，其特征在于所述的比較 電路單元接收該數(shù)據(jù)地址封包的巻標數(shù)據(jù)來比較該結(jié)果巻標數(shù)據(jù)而產(chǎn)生 該狀態(tài)訊號。
11、 如權(quán)利要求7所述的二級高速緩存，其特征在于所述的狀態(tài) 訊號利用一高態(tài)(High)訊號或一低態(tài)(Low)訊號作為辨識，當出現(xiàn)該高態(tài)訊號時，表示該數(shù)據(jù)地址封包的巻標數(shù)據(jù)與該巻標內(nèi)存的結(jié)果巻標 數(shù)據(jù)是相同，而出現(xiàn)該低態(tài)訊號時，則表示該數(shù)據(jù)地址封包的巻標數(shù)據(jù) 與該巻標內(nèi)存的結(jié)果巻標數(shù)據(jù)是相異。
12、 如權(quán)利要求7所述的二級高速緩存，其特征在于所述的狀態(tài)訊號利用一高態(tài)(High)訊號或一低態(tài)(Low)訊號作為辨識，當出現(xiàn)該低態(tài)訊號時，表示該數(shù)據(jù)地址封包的巻標數(shù)據(jù)與該巻標內(nèi)存的結(jié)果巻標 數(shù)據(jù)是相同，而出現(xiàn)該高態(tài)訊號時，則表示該數(shù)據(jù)地址封包的巻標數(shù)據(jù) 與該巻標內(nèi)存的結(jié)果巻標數(shù)據(jù)是相異。
全文摘要
一種動能切換二級高速緩存存取的方法，使用于一應(yīng)用系統(tǒng)；其中，應(yīng)用系統(tǒng)包含一中央處理器，具有一一級高速緩存。動能切換存取的方法步驟包括首先，依據(jù)中央處理器的功率狀態(tài)來調(diào)整二級高速緩存的頻率速度，接著判斷二級高速緩存及中央處理器的頻率速度間的一比率關(guān)系，并且再依據(jù)該比率關(guān)系來切換二級高速緩存的存取模式。在設(shè)計上，二級高速緩存的頻率速度大于中央處理器的頻率速度。藉此，以達到維持中央處理器的存取效能以及減少二級高速緩存的存取次數(shù)的目的，并且更能擁有省電的效果。
文檔編號G06F12/08GK101458665SQ200710302130
公開日2009年6月17日 申請日期2007年12月14日 優(yōu)先權(quán)日2007年12月14日
發(fā)明者黃啟庭 申請人:揚智科技股份有限公司