專利名稱：位錯誤產生裝置的制作方法
技術領域：
本發(fā)明涉及一種內存位錯誤產生技術，更詳細地，涉及一種應用 于一電腦設備的內存中的位錯誤產生裝置。
背景技術：
電腦設備中配置的內存用以配合中央處理單元(Central Processor Unit; CPU)高速儲存正在執(zhí)行的程序及數(shù)據(jù)，所以作為電腦系統(tǒng)中重 要的元件，其可靠性和容錯能力一直是業(yè)界研究的課題。
目前，業(yè)界已將錯誤檢查與糾錯技術(Error Correcting Code; ECC) 應用于例如服務器、工作站等電腦設備中，以通過該電腦設備的主板 測試配置于該電腦設備中的內存性能。然而，要應用上述錯誤檢查與 糾錯技術需配合使用一位錯誤產生裝置，以通過該位錯誤產生裝置令 一內存產生內存位錯誤，從而供后續(xù)通過該主板并應用該錯誤檢査與 糾錯技術執(zhí)行內存性能測試作業(yè)。
請參閱圖1，顯示上述現(xiàn)有位錯誤產生裝置應用于一電腦設備中的 配置示意圖，其中，如圖所示，該位錯誤產生裝置1包括設置于該 電腦設備的主板中且具有地線引腳111以及多芯片單元113a (113b) 的待測單元11、至少一第一傳輸單元13、第二傳輸單元15以及一開 關單元17,其中，該芯片單元113a (113b)具有一數(shù)據(jù)引腳1131a (1131b)，該第一傳輸單元13電性連接至該待測單元11的至少一芯 片單元113a (113b)的數(shù)據(jù)引腳1131a (1131b)，該第二傳輸單元15 電性連接至該待測單元11的地線引腳111，該開關單元17具有對應該 第一及第二傳輸單元(13、 15)數(shù)量的端子，各該端子分別電性連接 各該第一傳輸單元13及該第二傳輸單元15，以控制各該第一及第二傳 輸單元(13、 15)的傳輸路徑，并于接通各該第一傳輸單元13與該第 二傳輸單元15的傳輸路徑時，令該內存產生內存位錯誤。具體而言， 該內存即為雙面針腳定義內存模塊(Dual In-line Memory Modules; DIMM)，而該芯片單元即為動態(tài)隨機存取存儲器(Dynamic Random
Access Memory; DRAM)，該內存位錯誤產生的位數(shù)是由使用該第一 傳輸單元13的數(shù)量予以決定，例如，當欲產生單位內存位錯誤時，僅 需使用單一該第一傳輸單元13，當欲產生雙位內存位錯誤時，則使用 兩個第一傳輸單元13 (如圖1所示的連接架構)。
此外，如圖1所示，于該電腦設備的主板中還配置有一內存2，且 該內存2具有多配置有數(shù)據(jù)引腳211a (211b)的芯片單元21a (21b)。 該待測單元ll及內存2的各該芯片單元113a、 113b、 213a、 213b的數(shù) 據(jù)引腳均通過一數(shù)據(jù)總線(DataBus) 3—對一地串接在一起，再連接 至內存控制器(Memory Controller Hub; MCH) 4，以由該內存控制器 4對該待測單元11及內存2的各該芯片單元(113a、 113b、 21a、 21b) 迸行數(shù)據(jù)存取。但由于待測單元11與內存2的數(shù)據(jù)引腳通過同一數(shù)據(jù) 總線3串接在一起，故，在通過上述方式接通該第一及第二傳輸單元 13、 15的傳輸路徑，以將該待測單元11中的兩個芯片單元113a、 113b 的數(shù)據(jù)引腳1131a、 1131b短接地的同時，也會將該內存2上相應的兩 芯片單元21a、 21b的數(shù)據(jù)引腳211a、 211b短接地，導致當內存控制 器4存取未設置有第一及第二傳輸單元、及開關單元等可產生內存位 錯誤相關配置的內存2時，同樣會產生內存位錯誤。而事實上，按照 圖l的配置方式，應該在待測單元U上產生內存位錯誤，如此，特別 是當該電腦設備中配置有多內存的情形下，則會造成無法在指定位置 (待測單元)產生內存位錯誤，進而影響后續(xù)通過該電腦設備的主板
執(zhí)行內存測試作業(yè)(錯誤檢查與糾錯作業(yè))。
綜上所述，如何提出一種可在指定位置產生內存位錯誤的內存位 錯誤產生裝置，以防止影響后續(xù)的內存測試(錯誤檢查與糾錯作業(yè)) 作業(yè)，實為目前亟欲解決的技術問題。

發(fā)明內容
鑒于上述現(xiàn)有技術的缺點，本發(fā)明的主要目的在于提供一種可實 現(xiàn)在指定位置產生內存位錯誤的位錯誤產生裝置。
為達道上述目的及其他目的，本發(fā)明提供一種位錯誤產生裝置， 應用于一個電腦設備的主板中，該主板具有至少一個內存插槽，該位 錯誤產生裝置包括待測單元，其插接于該主板的內存插槽中，該待
測單元具有多芯片單元，且各該芯片單元具有一個輸出引腳以及對應 該輸出引腳的數(shù)據(jù)引腳，且各該數(shù)據(jù)引腳的引腳定義和該內存插槽的
引腳定義完全匹配；第一傳輸單元，電性連接至該芯片單元的輸出引 腳；第二傳輸單元，電性連接至該芯片單元的數(shù)據(jù)引腳；以及開關單 元，其具有兩個端子，該兩個端子分別電性連接該第一傳輸單元及第
二傳輸單元，以控制該第一與第二傳輸單元之間的傳輸路徑為接通或 切斷狀態(tài)，當該第一與第二傳輸單元之間的傳輸路徑為切斷狀態(tài)時， 令該待測單元產生內存位錯誤。
該電腦設備的主板復配置有多供插接該待測單元及內存的內存插 槽、內存控制器(Memory Controller Hub; MCH)、以及多數(shù)據(jù)總線。 其中，該內存具有多芯片單元，且各該芯片單元具有一個輸出引腳以 及對應電性連接該輸出引腳的數(shù)據(jù)引腳。該電腦設備的待測單元與內 存通過各該數(shù)據(jù)總線并行連接至該內存控制器，具體而言，各該待測 單元與內存的各該芯片單元的數(shù)據(jù)引腳通過該數(shù)據(jù)總線連接至內存控 制器，以由該內存控制器對各該待測單元與內存的芯片單元的數(shù)據(jù)引 腳進行數(shù)據(jù)存取。此外，于一個實施例中，該內存位錯誤產生的位數(shù) 是由該第一傳輸單元、該第二傳輸單元、及該開關單元的使用組數(shù)予 以確定者；于另一個實施例中，該內存位錯誤產生的位數(shù)是由該第一 傳輸單元及第二傳輸單元的使用組數(shù)予以確定者。
相比于現(xiàn)有技術，本發(fā)明的位錯誤產生裝置通過接通或切斷設置 于電腦設備主板中的待測單元的芯片單元的輸出引腳與其對應的數(shù)據(jù) 引腳之間的數(shù)據(jù)傳輸路徑，以于切斷上述數(shù)據(jù)傳輸路徑時令該待測單 元產生錯誤，如此則不會影響通過同一數(shù)據(jù)總線與其串接在一起的其 他數(shù)據(jù)引腳對應的芯片單元所在的內存的數(shù)據(jù)傳輸，以將內存位錯誤 的產生局限于該待測單元中，不會影響其他內存的正常數(shù)據(jù)傳輸，進 而確保只有該內存控制器存取該待測單元時，才會產生內存位錯誤， 而在存取其他正常的內存時，不會產生內存位錯誤，進而避免現(xiàn)有技 術中，因將待測單元的芯片單元的數(shù)據(jù)引腳直接接地，導致直接將通 過同一數(shù)據(jù)總線與其串接的其他內存的對應芯片單元的數(shù)據(jù)引腳接 地，使得當內存控制器存取未配置位錯誤產生裝置的內存時也產生內 存位錯誤，造成在多內存存在的情形下，無法在指定位置產生內存位
錯誤的情事發(fā)生。


圖1顯示現(xiàn)有的位錯誤產生裝置的配置示意圖；以及 圖2顯示本發(fā)明的位錯誤產生裝置的配置示意圖。
具體實施例方式
以下通過特定的具體實例說明本發(fā)明的實施方式，本領域的技術 人員可由本說明書所述的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。 本發(fā)明也可通過其他不同的具體實例加以施行或應用，本說明書中的 各項細節(jié)亦可基于不同觀點與應用，在不背離本發(fā)明的精神下進行各 種修飾與變更。
請參閱圖2，顯示本發(fā)明的位錯誤產生裝置應用于內存中的配置示 意圖。如圖所示，本發(fā)明的位錯誤產生裝置5應用于一電腦設備的的 主板(未圖示)中，該位錯誤產生裝置5包括待測單元51、第一傳輸 單元53、第二傳輸單元55、以及開關單元57。以下即對上述內容進行 詳細說明。
此處需予以說明的是，該電腦設備的主板具有內存控制器 (Memory Controller Hub; MCH) 4以及至少一內存插槽(未圖示)， 以供插接該待測單元51及內存2，該待測單元51具有多芯片單元511a (511b等)，且各該芯片單元511a(511b)具有一 輸出引腳5113a(5113b) 以及對應電性連接該輸出引腳5113a (5113b)的數(shù)據(jù)引腳5111a (5111b)，且各該數(shù)據(jù)引腳5111a (5111b)的引腳定義和該內存插槽 的引腳定義完全匹配，而該內存2具有多芯片單元21a (21b)，且各該 芯片單元21a (21b)具有一輸出引腳213a (213b)以及對應電性連接 該輸出引腳213a (213b)的數(shù)據(jù)引腳211a (211b)。
此外，該待測單元51插接于該主板的預定內存插槽中，于一個實 施例中，當該電腦設備的各該內存插槽中僅插接單一內存(僅為該待 測單元51)時，將離該內存控制器4最遠的內存插槽中作為該預定內 存插槽，以插接該待測單元51，從而供產生合理的內存配置，由于此 內存配置方式為所屬技術領域常用技術，在此不再為文贅述。再者， 由于現(xiàn)有的同一電腦設備中配置的所有內存與內存控制器的連接方式
均為可適用方式，即該電腦設備的各該內存(待測單元51及內存2等) 通過數(shù)據(jù)總線(Data Bus) 3并行連接至該內存控制器4，具體而言， 通過一數(shù)據(jù)總線3將該待測單元51及內存2的各該芯片單元的數(shù)據(jù)引 腳一對一地串接在一起(如圖2所示，通過該數(shù)據(jù)總線3將該待測單 元51的芯片單元511a (511b)與該內存2的芯片單元21a (21b)串接 在一起)，再連接至內存控制器4，以由該內存控制器4對各該待測單 元51及內存2的芯片單元的數(shù)據(jù)引腳進行數(shù)據(jù)存取，為簡化說明及附 圖，并使本發(fā)明的特征及結構更為清晰易懂，在此僅顯示出與本發(fā)明 直接關聯(lián)的結構，其余部份則予以省略。
該第一傳輸單元53電性連接至該芯片單元511a (511b)的輸出引 腳5113a (5113b)。
該第二傳輸單元55對應該第一傳輸單元53電性連接至該芯片單 元511a (511b)的數(shù)據(jù)引腳5111a (5111b)。
該開關單元57具有兩個端子，該兩個端子分別電性連接該第一傳 輸單元53及該第二傳輸單元55，以控制該第一與第二傳輸單元53、 55之間的傳輸路徑為接通或切斷狀態(tài)，并于切斷第一及第二傳輸單元 53、 55的傳輸路徑時，令該待測單元51產生內存位錯誤；且于接通該 第一與第二傳輸單元(53、 55)之間的傳輸路徑時，該待測單元51即 可正常運作，此時的運作方式形同該內存2的運作方式。
此外，于本實施例中，該內存位錯誤產生的位數(shù)是由該第一傳輸 單元53、該第二傳輸單元55、及該開關單元57的使用組數(shù)予以確定 者，g卩，將該第一及第二傳輸單元53、 55與該開關單元57三者構成 一組，例如，當欲產生單位內存位錯誤時，僅需將上述其中一組單元 53、 55及57應用于該待測單元51的任一芯片單元的輸出引腳與其對 應的數(shù)據(jù)引腳之間即可；當欲產生雙位(或多位)內存位錯誤時，則 將上述二組單元53、 55及57 (或對應數(shù)量組的單元)應用于該待測單 元51的任意二芯片單元(或對應數(shù)量的芯片單元)的輸出引腳與其對 應的數(shù)據(jù)引腳之間即可，如圖2即顯示欲產生雙位內存位錯誤的位錯 誤產生裝置5配置示意圖。然，該內存位錯誤位數(shù)產生方式并非以此 為限，于其他實施例中，亦可將該第一及第二傳輸單元53、 55以一對 一的方式兩兩構成一組，而以單一開關單元57統(tǒng)一控制各該組傳輸單
元之間的傳輸路徑為切斷狀態(tài)，此時，則以該第一傳輸單元及第二傳 輸單元的使用組數(shù)予以確定該內存位錯誤產生的位數(shù)，例如，當欲產 生單位內存位錯誤時，僅需將其中一組傳輸單元(第一傳輸單元及第
二傳輸單元53、 55)應用于該待測單元51的任一芯片單元的輸出引腳 與其對應的數(shù)據(jù)引腳之間即可；當欲產生雙位(或多位)內存位錯誤 時，則將上述二組傳輸單元(或對應數(shù)量組的傳輸單元)應用于該待 測單元51的任意二芯片單元的輸出引腳與其對應的數(shù)據(jù)引腳之間即 可。
因此，本發(fā)明的位錯誤產生裝置5通過控制待測單元51的芯片單 元511a (511b)的輸出引腳5113a (5113b)與數(shù)據(jù)引腳5111a (5111b) 之間的數(shù)據(jù)傳輸路徑的接通(ON)與切斷(OFF)，以令該待測單元 51產生錯誤，如此則不會影響通過同一數(shù)據(jù)總線3與其串接在一起的 其他數(shù)據(jù)引腳對應的芯片單元21a (21b)所在的內存2的數(shù)據(jù)傳輸， 以將內存位錯誤的產生局限于該待測單元51中，不會影響其他內存(例 如內存2)的正常數(shù)據(jù)傳輸，進而確保僅該內存控制器4在存取該待測 單元51時，才會產生內存位錯誤，而在存取其他正常的內存(例如內 存2)時，不會產生內存位錯誤。
因此，應用本發(fā)明的位錯誤產生裝置，即可避免現(xiàn)有技術中，因 將待測單元的芯片單元的數(shù)據(jù)引腳直接接地，導致直接將通過同一數(shù) 據(jù)總線與其串接的其他內存的對應芯片單元的數(shù)據(jù)引腳接地，使得當 內存控制器存取未設置有內存位錯誤產生相關配置(第一及第二傳輸 單元、以及開關單元等)的內存時也產生內存位錯誤，造成多內存共 存于該電腦設備時，無法在指定位置產生內存位錯誤，進而影響后續(xù) 內存測試的缺失。
上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制 本發(fā)明。任何本領域技術人員均可在不違背本發(fā)明的精神及范疇下， 對上述實施例進行修飾與改變。因此，本發(fā)明的權利保護范圍，應如 后述的申請專利范圍所列。
主要元件符號說明
1、 5位錯誤產生裝置
ll待測單元
111地線引腳
113a、 113b、 21a、 21b、 51 待測單元
511a、 511b芯片單元
213a、 213b、 5113a、 5113b輸出引腳
1131a、 1131b、 211a、 211b、 5111a、 5111b 數(shù)據(jù)引腳
13、 53第一傳輸單元
15、 55第二傳輸單元
17、 57 開關單元
2內存
3數(shù)據(jù)總線
4內存控制器
權利要求
1. 一種位錯誤產生裝置，應用于一個電腦設備的主板中，該主板具有至少一個內存插槽，該內存位錯誤產生裝置包括待測單元，其插接于該主板的內存插槽中，該待測單元具有多芯片單元，且各該芯片單元具有一個輸出引腳以及對應該輸出引腳的數(shù)據(jù)引腳，且各該數(shù)據(jù)引腳的引腳定義和該內存插槽的引腳定義完全匹配；第一傳輸單元，電性連接至該芯片單元的輸出引腳；第二傳輸單元，電性連接至該芯片單元的數(shù)據(jù)引腳；以及開關單元，其具有兩個端子，該兩個端子分別電性連接該第一傳輸單元及第二傳輸單元，以控制該第一與第二傳輸單元之間的傳輸路徑為接通或切斷狀態(tài)，從而當該第一與第二傳輸單元之間的傳輸路徑為切斷狀態(tài)時，令該待測單元產生內存位錯誤。
2. 根據(jù)權利要求1所述的位錯誤產生裝置，其中，該待測單元的 各該芯片單元的數(shù)據(jù)引腳通過一數(shù)據(jù)總線(DataBus)分別連接至該主 板上的一內存控制器(Memory Controller Hub; MCH)中，以由該內 存控制器對該待測單元的各該芯片單元的數(shù)據(jù)引腳進行數(shù)據(jù)存取。
3. 根據(jù)權利要求2所述的位錯誤產生裝置，其中，該電腦設備的 主板的內存插槽為多個時，該多個內存插槽中設置有至少一個內存， 且該內存具有多芯片單元，且該內存的各該芯片單元具有一個輸出引 腳以及對應電性連接該輸出引腳的數(shù)據(jù)引腳，該待測單元及內存的各 該芯片單元的數(shù)據(jù)引腳通過該數(shù)據(jù)總線連接至該內存控制器，以由該 內存控制器對該待測單元及內存的各該芯片單元的數(shù)據(jù)引腳進行數(shù)據(jù) 存取。
4. 根據(jù)權利要求1所述的位錯誤產生裝置，其中，該內存位錯誤 產生的位數(shù)是由該第一傳輸單元及該第二傳輸單元的使用組數(shù)予以確 定者。
全文摘要
一種位錯誤產生裝置，應用于一電腦設備的主板中，主板具有至少一內存插槽，本發(fā)明的位錯誤產生裝置包括插接于主板的內存插槽的待測單元，待測單元具有多芯片單元，且各芯片單元具有一輸出引腳以及對應輸出引腳的數(shù)據(jù)引腳，且各數(shù)據(jù)引腳的引腳定義和內存插槽的引腳定義完全匹配；電性連接至輸出引腳的第一傳輸單元、電性連接至數(shù)據(jù)引腳的第二傳輸單元、以及具有兩個端子的開關單元，其中，兩個端子分別電性連接第一及第二傳輸單元，以控制第一與第二傳輸單元之間的傳輸路徑為接通或切斷狀態(tài)，當?shù)谝慌c第二傳輸單元之間的傳輸路徑為切斷狀態(tài)時，令待測單元產生內存位錯誤，由此以實現(xiàn)在指定內存產生內存位錯誤的功效。
文檔編號G06F11/10GK101387974SQ200710154048
公開日2009年3月18日 申請日期2007年9月13日 優(yōu)先權日2007年9月13日
發(fā)明者李華慶, 王彥敏, 陳志豐, 陳永華 申請人:英業(yè)達股份有限公司