專利名稱：稀疏樹加法器的制作方法
稀疏樹加法器
背景技術(shù)：
處理器具有多個算數(shù)邏輯單元(ALU)，以執(zhí)行包含整數(shù)的計算。 ALU通常包括多個加法器電路，以通過把兩個二進制操作數(shù)加在一 起來執(zhí)行算數(shù)計算。通常，大多數(shù)指令使用加法器來控制計算機系 統(tǒng)、微處理器等的操作，并且加法器通常是這種系統(tǒng)中的性能限制 設(shè)備，因為它們構(gòu)成了用于執(zhí)行指令和計算的若干關(guān)鍵路徑的核心。 例如，典型的加法器電路可以包括多于500個邏輯門。
傳統(tǒng)的高性能(例如，密集樹加法器結(jié)構(gòu)，如所謂的Kogge-stone 型)使用二進制進位合并樹，來對每個比特生成進位信號，并將該 進位信號提供給求和電路。即，進位合并樹對于兩個二進制操作數(shù) 的每兩個加在一起的比特生成進位。例如，對于64比特操作數(shù)，生 成64個和以及進位——典型地并行運算。盡管用于執(zhí)行這些算數(shù)運 算的時間周期通常極其短暫，不幸的是，這種結(jié)構(gòu)易于導(dǎo)致大的扇 出，其中該大的扇出需要大晶體管。這種結(jié)構(gòu)還可能需要寬的路由 通道，用于級間布線。
因此，為了減小進位樹結(jié)構(gòu)的尺寸并降低其復(fù)雜性，我們尋求 其它的結(jié)構(gòu)，例如那些向和生成器電路提供有限數(shù)量的進位比特的 結(jié)構(gòu)(例如，將每第16個比特提供給16比特條件和生成器電路)。 圖1示出了這種結(jié)構(gòu)的示例，曼徹斯特進位鏈(MCC)的實現(xiàn)。不 幸的是，利用這些結(jié)構(gòu)，由于從進位合并(CM)門路徑到和生成器 有過多瓶頸，所以性能可能仍會受損。如圖中所示，進位樹具有在 一個堆疊中包括多至四個晶體管的CM門，如圖所示，這些CM門 促成了一條關(guān)鍵路徑，該關(guān)鍵路徑具有相關(guān)聯(lián)的32比特RC延遲， 該延遲導(dǎo)致性能比希望的慢。這種高的門堆疊還不易于用不同的半 導(dǎo)體工藝很好地定標(scale)。因此，我們需要改進的加法器結(jié)構(gòu)。


在附圖中示例性而非限制性地示出了本發(fā)明，其中相似的參考 標號涉及相似的元件。
圖i是具有MCC進位樹結(jié)構(gòu)的常規(guī)64比特加法器電路的圖。 圖2是根據(jù)一些實施例的具有稀疏樹的加法器電路的概括圖。 圖3是圖2中根據(jù)一些實施例的加法器電路的更詳細的圖。 圖4是根據(jù)一些實施例的具有微處理器的計算機系統(tǒng)的方框圖， 其中該微處理器至少具有一個加法器電路。
具體實施例方式
此處所公開的實施例通常涉及使用稀疏樹結(jié)構(gòu)實現(xiàn)加法器電 路，其中該稀疏樹結(jié)構(gòu)具有動態(tài)的和靜態(tài)的互補金屬氧化物半導(dǎo)體 (COMS)電路。
圖2示出了根據(jù)一些實施例的這種加法器電路的概括圖。該加 法器電路包括稀疏進位樹電路204，其連接在Ling型分組傳播-生成 (PG)電路202以及和生成器電路206之間。在Ling電路的輸入端 提供操作數(shù)A和B (將要把這兩個數(shù)相加)，并把操作數(shù)提供到和生 成器電路206的輸入端。Ling電路在本領(lǐng)域是公知的，(例如，參見 U.S. Pat. No. 5,719,803 to Naffziger entitled, HIGH SPEED ADDITION USING LING'S EQUATIONS AND DYNAMIC COMS LOGIC),其從A和B操作數(shù)生成進位傳播和生成(PG)項。把該 PG項提供給稀疏進位樹電路204，其對于每第n個比特生成進位信 號，并把該進位信號提供給和生成器電路206，以生成A和B的和。
圖3示出了根據(jù)圖2加法器的64比特加法器電路的更詳細實現(xiàn)。 把Ling電路202分組成四個象限(302A到302D)，每個象限處理 16個比特。每個象限包括四個Ling電路，其中每個電路對于所應(yīng)用 的A和B操作數(shù)的4比特部分生成PG項。Ling電路輸出2路分組 -生成(GGi二Gi+PiGw)和分組-傳播信號(GPi二PiPw)。在所述實 施例中，用多米諾門來實現(xiàn)4比特Ling電路，以生成Ling進位(PG) 項，并且該將進位項提供給稀疏進位樹204。在一些實施例中，將進 位項預(yù)充電為高，并且具有最壞情況2-NM0S上拉評估路徑。
然后用稀疏進位合并方案來合并生成的Ling PG進位項，以生 成中間進位項。在所述實施例中，稀疏進位樹204包括五個中間進 位-合并級(CM1到CM5)，它們包括如圖所示布置的進位合并門 306A-G到314A-G。箭頭大體上描述了 CM門之間的P和G項連接。 將這些門配置為對于64比特操作數(shù)的每第8個比特(C7， C15"*C55) 生成進位比特。
所描述的稀疏進位樹204使用多米諾門和靜態(tài)門，以實現(xiàn)良好 的性能并降低功耗。尤其在關(guān)鍵路徑中，使用具有高度不超過2個 晶體管的晶體管堆疊的CM門(CM gates w他no more than 2-high transistor stacks)。如圖所示，通過使用這種結(jié)構(gòu)，可以使關(guān)鍵路徑 僅具有16個RC比特的延遲長度。而且，通過使用這種結(jié)構(gòu)，可以 降低布線復(fù)雜度，這就允許在少數(shù)性能關(guān)鍵的級間"分組生成/傳播" 信號上使用更寬的/屏蔽線。
在一些實施例中，CM等級CM1、 CM3和CM5包括具有高度 為2個晶體管的動態(tài)(例如無腳的)NMOS堆疊(表示為2N)的多 米諾電路，而等級CM2和CM4包括具有高度為2個晶體管的PMOS 堆疊(表示為2P)的靜態(tài)門。通過使用這種結(jié)構(gòu)，為了生成進位信 號，進位合并樹具有的最壞情況評估路徑為2N-2P-2N-2P-2N。
(術(shù)語"PMOS晶體管"指P型金屬氧化物半導(dǎo)體場效應(yīng)晶體 管。同樣地，"NMOS晶體管"指N型金屬氧化物半導(dǎo)體場效應(yīng)晶 體管。應(yīng)當(dāng)了解，無論何時使用了術(shù)語"晶體管"、"MOS晶體管"、 "NMOS晶體管"或"PMOS晶體管"，除非明確指出或由它們的使 用性質(zhì)指出，不然都是以示例性的方式使用這些術(shù)語。這些術(shù)語包 括不同種類的MOS器件，比如包括具有不同VT和氧化物厚度的器 件。而且，除非特別稱其為MOS等等，術(shù)語晶體管可以包括其它適 合的晶體管類型，例如結(jié)型場效應(yīng)晶體管、雙極型結(jié)型晶體管和各 種類型的目前已知或尚未開發(fā)的三維晶體管。)
把來自稀疏進位樹204的進位比特提供給也連接到輸入操作數(shù)
(A, B)的和生成器電路316，以生成它們的和。在一些實施例中， 使用了條件和生成器電路。在這種實施例中，每個8比特和生成器 都是條件和生成器，該條件和生成器對于它的為0和1的輸入進位 比特生成條件和，而稀疏樹電路對于每第8個比特計算進位值。通 過使用這種方案，該和生成器的非關(guān)鍵性允許使用例如脈動進位-合 并方案來生成條件進位。
在一些實施例中，把該8比特操作數(shù)段和相關(guān)聯(lián)的條件進位進 行異或(XOR)，以按8比特段為單位生成條件和。 一旦從稀疏樹電 路204到達，進位比特(C7， C15"'C55)就選擇合適的8比特條件和， 例如使用2:1復(fù)用器來傳遞最終的64比特和。這樣，通常在復(fù)雜主 進位樹(例如，使用昂貴的并行前綴邏輯)中實現(xiàn)的邏輯，可以使 用能量效率高的結(jié)構(gòu)，改為在該稀疏樹設(shè)計中實現(xiàn)。這種設(shè)計可以 導(dǎo)致更小的面積、降低的能量消耗、更低的泄漏。
參考圖4，示出了計算機系統(tǒng)的一個例子。所描述的系統(tǒng)通常包 括處理器402，其連接到電源404、無線接口 406和存儲器408。處 理器402連接到電源404 (例如電池和/或AC適配電源)，以便當(dāng)操 作時從其接收電源。無線接口 406連接到天線410，以便通過無線接 口芯片406將處理器通信地鏈接到無線網(wǎng)絡(luò)(未示出)。微處理器402 還包括一個或多個ALU 403，其具有按照這里公開的加法器電路來 配置一個或多個加法器電路。
應(yīng)當(dāng)注意的是，所描述的系統(tǒng)可以用不同方式實現(xiàn)。即，可以 用單芯片模塊、電路板或具有多個電路板的底盤來實現(xiàn)該系統(tǒng)。同 樣，該系統(tǒng)可以構(gòu)成一個或多個完整的計算機，或者可替換地，其 可以構(gòu)成計算系統(tǒng)中的有用組件。
本發(fā)明不限于所描述的實施例，而是可以在所附權(quán)利要求的精 神和范圍內(nèi)，通過進行修改和替換來實現(xiàn)本發(fā)明。例如，應(yīng)該了解， 本發(fā)明適用于與所有類型的半導(dǎo)體集成電路("IC")芯片一起使用。 這些IC芯片的例子包括但不限于處理器、控制器、芯片組組件、 可編程邏輯陣列(PLA)、存儲器芯片、網(wǎng)絡(luò)芯片等等。
而且，應(yīng)該了解，可以給出示例尺寸/模型/值/范圍，但是本發(fā) 明不限于這些示例。由于制造技術(shù)(例如光刻)隨著時間的推移而 變得成熟，所以預(yù)期可以制造更小尺寸的器件。此外，為了使說明 和討論的簡單清楚，以免混淆本發(fā)明，在附圖中示出了或沒有示出
公知的IC芯片及其它組件的電源/接地連接。此外，可以以框圖的
形式示出各種配置，以免混淆本發(fā)明，并且考慮到事實上這種框圖 配置的實現(xiàn)的細節(jié)很大程度上取決于用于實現(xiàn)本發(fā)明的平臺，即這 些細節(jié)在本領(lǐng)域技術(shù)人員的知識范圍之內(nèi)。闡述了具體細節(jié)(例如， 電路)，以描述本發(fā)明的示例性實施例，對于本領(lǐng)域技術(shù)人員來說顯 然的是，可以不用這些具體細節(jié)或通過改變這些具體細節(jié)來實現(xiàn)本 發(fā)明。因此本說明書應(yīng)被視為示例性的，而非限制性的。
權(quán)利要求
1、一種芯片，包括加法器電路，包括一個或多個Ling電路，用于從第一和第二輸入操作數(shù)產(chǎn)生傳播和生成項；稀疏進位電路，其連接到所述Ling電路，用于從所述傳播和生成項產(chǎn)生所述第一和第二操作數(shù)的稀疏進位比特；以及和生成電路，其連接到所述稀疏進位電路，用于基于第一和第二操作數(shù)輸入和所述稀疏進位比特，生成所述第一和第二操作數(shù)的和。
2、 如權(quán)利要求1所述的芯片，其中，每個所述Ling電路基于 來自所述第一和第二操作數(shù)的四個比特，產(chǎn)生進位傳播和生成信號。
3、 如權(quán)利要求l所述的芯片，其中，所述第一和第二操作數(shù)是 64比特操作數(shù)。
4、 如權(quán)利要求3所述的芯片，其中，所述稀疏進位樹電路針對 所述輸入操作數(shù)的每第八個比特產(chǎn)生進位比特。
5、 如權(quán)利要求l所述的芯片，其中，所述稀疏進位樹在關(guān)鍵路 徑中包括具有高度不超過2個晶體管的晶體管堆疊的進位合并門。
6、 如權(quán)利要求5所述的芯片，其中，所述稀疏進位樹包括進位 合并門的至少五個中間等級。
7、 如權(quán)利要求6所述的芯片，其中，所述稀疏進位樹包括介于 動態(tài)進位合并等級之間的靜態(tài)進位合并等級。
8、 如權(quán)利要求l所述的芯片，其中，所述和生成電路包括脈動 進位和生成電路。
9、 如權(quán)利要求7所述的芯片，其中，所述和生成電路包括條件 和、脈動進位和生成電路，用于生成至少兩個不同的和，并且基于 接收的稀疏進位比特來選擇正確的和。
10、 一種芯片，包括加法器電路，包括一個或多個Ling電路，用于從第一和第二輸入操作數(shù)產(chǎn)生 傳播和生成項；連接在一起并且連接到所述Ling電路的進位和合并門，用 于從所述傳播和生成項產(chǎn)生進位比特；所述進位和合并門包括靜態(tài) 和動態(tài)門，所述動態(tài)門具有不超過兩個晶體管的堆疊高度；以及和生成電路，其連接到所述進位和合并門，用于基于第一 和第二操作數(shù)輸入和所產(chǎn)生的進位比特，生成所述第一和第二操作 數(shù)的和。
11、 如權(quán)利要求IO所述的芯片，其中，每個所述Ling電路基 于來自所述第一和第二操作數(shù)的四個比特，產(chǎn)生進位傳播和生成信 號。
12、 如權(quán)利要求10所述的芯片，其中，所述第一和第二操作數(shù) 是64比特。
13、 如權(quán)利要求12所述的芯片，其中，所述進位和合并門針對 輸入的第一和第二操作數(shù)的每第八個比特產(chǎn)生進位比特。
14、 如權(quán)利要求13所述的芯片，其中，所述進位和合并門布置 在至少五個進位合并門等級中。
15、 如權(quán)利要求14所述的芯片，其中，所述進位和合并門布置 在介于動態(tài)門等級之間的靜態(tài)門等級中。
16、 如權(quán)利要求10所述的芯片，其中，所述和生成電路包括脈 動進位和生成電路。
17、 如權(quán)利要求16所述的芯片，其中，所述和生成電路包括條 件進位、脈動進位和生成電路，用于生成至少兩個不同的和，并且 基于接收的進位比特選擇正確的和。
18、 一種系統(tǒng)，包括(a) 具有ALU的微處理器，所述ALU具有加法器電路，所述加法器電路包括(i) 一個或多個Ling電路，用于從第一和第二輸入操作數(shù) 產(chǎn)生傳播和生成項，(ii) 稀疏進位電路，其連接到所述Ling電路，用于從所 述傳播和生成項產(chǎn)生所述第一和第二操作數(shù)的稀疏進位比特，以及(iii) 和生成電路，其連接到所述稀疏進位電路，用于基 于第一和第二操作數(shù)輸入和所述稀疏進位比特，生成所述第一和第 二操作數(shù)的和。(b) 天線；以及(c) 無線接口，其連接到所述微處理器以及所述天線，用于把 所述微處理器通信地鏈接到無線網(wǎng)絡(luò)。
19、 如權(quán)利要求18所述的系統(tǒng)，還包括電池，用于向所述微處 理器供電。
全文摘要
這里所公開的實施例提供了稀疏加法器電路，其包括Ling型傳播和生成器電路以及稀疏進位電路，用于高效地將第一和第二操作數(shù)彼此相加。
文檔編號G06F7/508GK101097509SQ20071012623
公開日2008年1月2日 申請日期2007年6月26日 優(yōu)先權(quán)日2006年6月26日
發(fā)明者D·杰克遜, M·庫馬什卡爾, R·克里希納穆爾蒂, S·馬修 申請人:英特爾公司