專利名稱：實時高速的多dsp分布式處理系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及信號處理領域，尤其涉及一種實時高速的多DSP分布式處理 系統(tǒng)，特別適用于大規(guī)模高速數(shù)據采集處理、數(shù)據實時分析、數(shù)字圖像處理、 視頻處理和實時控制等信號處理等領域。
背景技術：
DSP作為數(shù)字信號處理器，應用于信號處理的各個領域，但隨著對信號實 時處理能力要求越來越高，傳統(tǒng)的單DSP處理器系統(tǒng)，由于受單個DSP處理 器資源的限制，使之在高速數(shù)據采集處理和實時分析、信號大量處理和運算 等方面不能滿足其要求。為了提高處理能力，人們試圖通過增加DSP處理器 數(shù)量的方式來實現(xiàn)。
現(xiàn)有的多DSP處理器的數(shù)據處理系統(tǒng)一般是采用多個DSP處理器主從串 聯(lián)協(xié)同處理的方式來實現(xiàn)。這種方式雖然可以通過串連從處理DSP處理器來 分擔部分的數(shù)據運算而使系統(tǒng)的處理能力在一定程度上的得到提高，但其數(shù) 據的實時傳輸能力、主控制DSP處理器的資源開銷將會隨串連的從處理DSP 處理器數(shù)量的增加而成為系統(tǒng)的瓶頸，從而限制系統(tǒng)的擴展和實際處理性能 的提高；故對于采用這種多DSP處理器互連處理方式的系統(tǒng)，其并不能充分 滿足數(shù)據量大、實時性強的信號處理領域的處理要求。
而通過多個DSP處理器并聯(lián)方式來實現(xiàn)數(shù)據處理能力的提高，目前也已 經有所嘗試。例如，中國專利文獻公開了一種基于多DSP并行處理的自主移 動機器人平臺[申請?zhí)朇N02156031.5]，包括上層控制計算機通過C認總 線與多個DSP處理系統(tǒng)相連；多個DSP系統(tǒng)之間通過CAN總線相連，以連成 控制器局部網絡。還有人發(fā)明了一種基于兩級DSP的并聯(lián)裝備開放式運動控
制卡及控制方法[申請?zhí)朇N 200510122323. 9]，該系統(tǒng)采用了多CPU并行處 理的兩級控制結構，將系統(tǒng)的總體控制和電機的具體控制功能分離，由控制 級CPU作為控制卡的核心，控制和協(xié)調整個系統(tǒng)的操作；采用可編程邏輯器 件FPGA構造通訊接口 ，將控制級的中央處理單元和執(zhí)行級的電機控制單元與 FPGA芯片相連接，通過FPGA控制FIFO和同步狀態(tài)信號實現(xiàn)數(shù)據的高速傳輸 和電機同步控制；控制方法包括中央處理CPU離散控制軌跡，由執(zhí)行級CPU 進行位置與速度反演，然后通過變參數(shù)位置PID控制伺服電機。上述多DSP 互連處理方案在一定程度上仍不能充分滿足數(shù)據量大、實時性強的信號處理 領域的處理要求，其原因在于 對于方案一
1. CAN作為一種現(xiàn)場傳輸總線，其傳輸能力并不能滿足高速數(shù)據采集處 理、實時分析等信號處理領域的傳輸要求。
2. 作為多DSP并聯(lián)處理方式，其并沒有對總線等共享資源使用的仲裁機 制，在實時、大規(guī)模數(shù)據處理的應用環(huán)境下，將存在總線等共享資源使用的 競爭，從而影響系統(tǒng)的運行的穩(wěn)定性和可靠性；
對于方案二
1. 其多個DSP的互連控制結構實際是一個串聯(lián)的主控制DSP和多個并聯(lián) 的從處理DSP協(xié)同處理方式，故存在由于主控制DSP處理器資源的限制而擴 展性差、處理能力提高有限的問題，故對于大規(guī)模高速數(shù)據采集處理、實時 分析等高速信號處理領域，其并不能充分滿足處理能力的要求。
2. 作為從DSP處理器，其并聯(lián)的互連方式并不是通過共享總線等資源來 實現(xiàn)的，而是通過FPGA構造各自獨立的FIFO來實現(xiàn)與主處理DSP點對點的 通信，其實時性較差，同時也對主處理DSP的處理能力提出更高要求，故并 不能充分滿足數(shù)據量大、實時性強的信號處理領域的處理要求；另外多個DSP 之間通信采用FPGA控制FIFO來實現(xiàn)，其不但整體結構復雜，制造成本高，
而各個DSP之間工作協(xié)調性較差。
發(fā)明內容
本發(fā)明主要是解決現(xiàn)有技術所存在的數(shù)據處理速度慢，難以適應信號處 理要求較高的領域的要求，數(shù)據信息的實時傳輸能力較差等的技術問題；提 供了一種能夠實現(xiàn)數(shù)據信息高速處理，實現(xiàn)數(shù)據信息實時高速傳輸，滿足信 號處理的各個領域對信號處理能力越來越高的要求的實時高速的多DSP分布 式處理系統(tǒng)。
本發(fā)明還有一 目的是解決現(xiàn)有技術所存在的結構設計不夠合理，制造成 本高，各個DSP之間協(xié)調性較差等的技術問題;提供了一種結構合理，制造 成本低，協(xié)調性好，通訊速度快的實時高速的多DSP分布式處理系統(tǒng)。
本發(fā)明的上述技術問題主要是通過下述技術方案得以解決的實時高速 的多DSP分布式處理系統(tǒng)，其特征在于，它包括一個用于同電腦進行信息交
換的通信處理電路，通信處理電路與數(shù)據總線相連接，在數(shù)據總線上并聯(lián)有
多個用于進行數(shù)據處理的DSP數(shù)字處理器，所述的通信處理電路上還連接有 一個用于產生仲裁控制信號的數(shù)據總線仲裁邏輯電路，所述的數(shù)據總線仲裁 邏輯電路通過數(shù)據總線仲裁控制引出線與各DSP數(shù)字處理器相連。
本發(fā)明創(chuàng)造性地采用多個各自獨立的DSP數(shù)字處理器并聯(lián)的方式來實現(xiàn) 高速數(shù)據處理，并且通過數(shù)據總線仲裁邏輯電路來協(xié)調各個DSP，使整個系統(tǒng) 通訊順暢，提升了數(shù)據信息的實時傳輸能力，運行速度明顯提高。并且整體 結構簡單，制造成本低。本發(fā)明中，DSP數(shù)字處理器的數(shù)量根據需要設置。
作為優(yōu)選，將多個DSP數(shù)字處理器連接到通信處理電路上的數(shù)據總線為 HPI并行數(shù)據線。
作為優(yōu)選，將多個DSP數(shù)字處理器并聯(lián)到數(shù)據總線仲裁邏輯電路上的數(shù) 據總線仲裁控制引出線為HPI并行數(shù)據控制線。
作為優(yōu)選，所述的通信處理電路的一端通過USB2.0接口與電腦相連，另
一端通過HPI并行數(shù)據控制線與數(shù)據總線仲裁邏輯電路相連。
與現(xiàn)有技術相比，本發(fā)明具有如下優(yōu)點
1. 結合了 HPI總線技術與多DSP處理器并行處理、實時傳輸?shù)募夹g，信 號處理能力強，通過軟件支持，可以充分滿足高速數(shù)據采集處理和實時分析、 數(shù)字圖像和視頻處理和實時控制等信號處理的各個領域高處理能力的要求。
2. 在共享總線等資源的基礎上，通過總線仲裁邏輯電路來高效的協(xié)調各 個DSP工作，使整個系統(tǒng)通訊、數(shù)據信息的實時傳輸能力顯著提升，可以充 分滿足高速數(shù)據采集處理、實時分析等信號處理領域的實時傳輸要求；同時 也避免了總線等資源共享使用的競爭，使系統(tǒng)運行更加可靠、穩(wěn)定。
3. 通過通信處理電路與計算機USB2. 0實現(xiàn)準確高速的通訊。
4. 結構合理，制造成本低。
附圖l是本發(fā)明的結構框附圖2是本發(fā)明中的DSP數(shù)字處理器的結構附圖3是本發(fā)明中的通信處理電路的結構附圖4是本發(fā)明中的數(shù)據總線仲裁邏輯電路的結構圖。
具體實施例方式
下面通過實施例，并結合附圖，對本發(fā)明的技術方案作進一步具體的說明。
實施例
如圖1所示，實時高速的多DSP分布式處理系統(tǒng)，它包括一個用于同電 腦進行信息交換的通信處理電路1， 一個用于產生仲裁控制信號的數(shù)據總線仲 裁邏輯電路4，多個用于進行數(shù)據處理的相互獨立的DSP數(shù)字處理器3。多個 DSP數(shù)字處理器3通過HPI數(shù)據總線2與通信處理電路1進行連接；多個DSP 數(shù)字處理器3通過HPI數(shù)據總線仲裁控制信號引出線5與HPI數(shù)據總線仲裁
邏輯電路4進行連接；通信處理電路1通過HPI數(shù)據總線仲裁控制信號引出 線5與HPI數(shù)據總線仲裁邏輯電路4進行連接；通信處理電路1通過USB2. 0 接口與PC的USB2. 0接口進行連接。上述的多個DSP數(shù)字處理器3是并聯(lián)在 數(shù)據總線2上的。
如圖2所示，DSP數(shù)字處理器包括DSP處理器芯片，有源晶振，SDRAM 存儲器。這部分電路實現(xiàn)DSP處理器進行數(shù)字信號處理的工作平臺。其中有 源晶振給DSP處理器提供時鐘頻率；SDRAM存儲器給DSP處理器提供外部存儲 器資源。
DSP處理器3與HPI數(shù)據總線2相連的信號線，以及DSP處理器3與HPI 數(shù)據總線仲裁邏輯電路4相連的信號線有
1. 控制線HCNT、 HCS、 HDS、服DY、服/W、朋WIL;
2. 中斷線HINT;
3. 復位線DSPREST，提供DSP處理器復位。
如圖3所示，通信處理電路l:包括USB管理芯片，有源晶振。這部分電 路實現(xiàn)對HPI數(shù)據總線協(xié)議框架下的數(shù)據、控制信號進行管理，并且通過 USB2. 0接口與PC的US2. 0進行通信。其中有源晶振給USB管理芯片提供時鐘 頻率。
USB管理芯片與HPI總線相連的信號線有 1. 數(shù)據總線HD[O: 15]
USB管理芯片與HPI數(shù)據總線仲裁邏輯電路相連的信號線有-
1. 控制線HCNT、 HCS、 HDS、 HRDY、 HR/W、 HHWIL;
2. 中斷線HINT;
3. 復位線DSPREST，提供DSP處理器復位；
4. 編程控制線PR0G、 DATA、 DLCLK、 DONE;提供HPI數(shù)據總線仲裁 邏輯編程控制。
如圖4所示，HPI數(shù)據總線仲裁邏輯電路4:包括可編程邏輯芯片，有源 時鐘。這部分電路實現(xiàn)對HPI總線控制信號進行仲裁。其中有源晶振給USB 管理芯片提供時鐘頻率。
可編程邏輯芯片與通信處理電路3相連接的信號線有
1. 控制線HCNT、 HCS、 HDS、服DY、 HR/W、 HHWIL;
2. 中斷線HINT;
3. 復位線DSPREST，提供DSP處理器復位；
4. 編程控制線PR0G、 DATA、 DLCLK、 DONE;提供HPI數(shù)據總線仲裁 邏輯編程控制。
可編程邏輯芯片與DSP數(shù)字處理器3相連接的信號線有
1. 控制線HCNT、 HCS、 HDS、 HRDY、 HR/W、 HHWIL;
2. 中斷線HINT;
3. 復位線DSPREST，提供DSP處理器復位。
本實時高速的多DSP分布式處理系統(tǒng)在工作時，電腦通過USB2. 0接口與 通信處理電路1實現(xiàn)數(shù)據交換，由通信處理電路1將數(shù)據信號通過數(shù)據總線2 輸送到各個DSP數(shù)字處理器3，并由通信處理電路1將仲裁信號通過數(shù)據總線 仲裁邏輯電路4處理，由數(shù)據總線仲裁邏輯電路4決定訪問數(shù)據總線2的DSP 數(shù)字處理器3。通過上述方式實現(xiàn)各個DSP數(shù)字處理器3協(xié)調工作，顯著提高 整個系統(tǒng)處理數(shù)據的效率。
本文中所描述的具體實施例僅僅是對本發(fā)明精神作舉例說明。本發(fā)明所 屬技術領域的技術人員可以對所描述的具體實施例做各種各樣的修改或補充 或采用類似的方式替代，但并不會偏離本發(fā)明的精神或者超越所附權利要求 書所定義的范圍。
盡管本文較多地使用了通信處理電路l、數(shù)據總線2、 DSP數(shù)字處理器3、 數(shù)據總線仲裁邏輯電路4、數(shù)據總線仲裁控制信號引出線5等術語，但并不排 除使用其它術語的可能性。使用這些術語僅僅是為了更方便地描述和解釋本 發(fā)明的本質；把它們解釋成任何一種附加的限制都是與本發(fā)明精神相違背的。
權利要求
1.一種實時高速的多DSP分布式處理系統(tǒng)，其特征在于，它包括一個用于同電腦進行信息交換的通信處理電路(1)，通信處理電路(1)與數(shù)據總線(2)相連接，在數(shù)據總線(2)上并聯(lián)有多個用于進行數(shù)據處理的DSP數(shù)字處理器(3)，所述的通信處理電路(1)上還連接有一個用于產生仲裁控制信號的數(shù)據總線仲裁邏輯電路(4)，所述的數(shù)據總線仲裁邏輯電路(4)通過數(shù)據總線仲裁控制引出線(5)與各DSP數(shù)字處理器(3)相連。
2. 根據權利要求1所述的實時高速的多DSP分布式處理系統(tǒng)，其特征在 于，將多個DSP數(shù)字處理器(3)連接到通信處理電路(1)上的數(shù)據總線(2) 為HPI并行數(shù)據線。
3. 根據權利要求1所述的高速數(shù)據處理的多DSP通信系統(tǒng)，其特征在于， 將多個DSP數(shù)字處理器(3)并聯(lián)到數(shù)據總線仲裁邏輯電路(4)上的數(shù)據總 線仲裁控制引出線(5)為HPI并行數(shù)據控制線。
4. 根據權利要求1所述的高速數(shù)據處理的多DSP通信系統(tǒng)，其特征在于， 所述的通信處理電路(1)的一端通過USB2.0接口與電腦相連，另一端通過 HPI并行數(shù)據控制線與數(shù)據總線仲裁邏輯電路(5)相連。
全文摘要
本發(fā)明涉及一種實時高速的多DSP分布式處理系統(tǒng)。它包括一個用于同電腦進行信息交換的通信處理電路，通信處理電路與數(shù)據總線相連接，在數(shù)據總線上并聯(lián)有多個用于進行數(shù)據處理的DSP數(shù)字處理器，所述的通信處理電路上還連接有一個用于產生仲裁控制信號的數(shù)據總線仲裁邏輯電路，所述的數(shù)據總線仲裁邏輯電路通過數(shù)據總線仲裁控制引出線與各DSP數(shù)字處理器相連。與現(xiàn)有技術相比，本發(fā)明具有如下優(yōu)點1.結合了HPI總線技術與多DSP處理器并行處理、實時傳輸?shù)募夹g。2.在共享總線等資源的基礎上，通過總線仲裁邏輯電路來高效的協(xié)調各個DSP工作，使整個系統(tǒng)通訊、數(shù)據信息的實時傳輸能力顯著提升。
文檔編號G06F13/362GK101192205SQ20071007075
公開日2008年6月4日 申請日期2007年8月10日 優(yōu)先權日2007年8月10日
發(fā)明者劉寶華, 平 沈, 巍 秦, 賀惠農 申請人:杭州億恒科技有限公司