專利名稱：內(nèi)存支持方法以及使用其的計(jì)算機(jī)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種計(jì)算機(jī)系統(tǒng)的技術(shù)，且特別是有關(guān)于一種內(nèi)存支持方 法以及使用其的計(jì)算機(jī)系統(tǒng)。
背景技術(shù)：
現(xiàn)今，內(nèi)存對系統(tǒng)效能的影響正扮演較以往更關(guān)鍵的角色。由于信息科技 對系統(tǒng)反應(yīng)速度、容量及復(fù)雜性的需求日漸提高，對系統(tǒng)功能要求也更加嚴(yán)苛， 已非僅限于對處理器速度的要求。 一個(gè)效能良好的系統(tǒng)所需具備的數(shù)項(xiàng)特性中， 具備快速存取海量存儲器的能力為勢在必行。由于服務(wù)器需處理密集運(yùn)算工作 量并管理大量數(shù)據(jù)，故內(nèi)存效能對服務(wù)器與工作站則更顯得重要。在極端應(yīng)用 狀態(tài)，內(nèi)存的容量與速度對系統(tǒng)效能有決定性的影響，并進(jìn)一步影響系統(tǒng)在市 場上的銷售。隨著系統(tǒng)頻率的提升，DDR2與DDR3 DRAM技術(shù)可支持更快的內(nèi)存速度，尤 其在推進(jìn)到800MHz及更高速率時(shí)，內(nèi)存容量便成為高階系統(tǒng)設(shè)計(jì)考慮重點(diǎn)。系 統(tǒng)開發(fā)人員會根據(jù)不同需求尋找現(xiàn)有與新發(fā)展出的內(nèi)存以供開發(fā)設(shè)計(jì)所需。目 前，緩沖式(Buf f ered) DIMM主要有兩種型式，暫存雙直列內(nèi)存模塊 (Registered-DI醒，R-DIMM)與最新的全緩沖雙直列內(nèi)存模塊(Fully Buffered DI麗，F(xiàn)B-DI薩)。由于R-DI醒具有內(nèi)存容量的限制，以現(xiàn)今服務(wù)器來說，R-DIMM 己經(jīng)不敷使用。故FB-DI麗相應(yīng)而生。圖1繪示為應(yīng)用己知FB-DI醒的計(jì)算機(jī)系統(tǒng)圖。此結(jié)構(gòu)主要是由美商Intel 公司所提出。請參考圖l，其包括處理器101、內(nèi)存控制器102、多個(gè)內(nèi)存模塊 103 106以及多個(gè)串行總線107 110。此結(jié)構(gòu)主要是在每個(gè)內(nèi)存模塊103 106 中加入一先進(jìn)內(nèi)存緩沖電路(Advance Memory Buffer),另外，每一個(gè)內(nèi)存模塊 103 106以串行方式連接到內(nèi)存控制器102，故內(nèi)存控制器102超載與內(nèi)存架 構(gòu)的很多連結(jié)問題便可因此緩和。將內(nèi)存模塊103 106以鏈狀方式配置與主控 制組件連結(jié)，每個(gè)組件都依序點(diǎn)對點(diǎn)連結(jié)，就像僅有單線的電子承載，可免除 在高內(nèi)存密度下會癱瘓并行總線功能的錯(cuò)誤與延遲。理論上，這種新架構(gòu)可容 許無限量內(nèi)存模塊的連結(jié)，對主控組件而言仍只有一條承載，因此可完全排除 內(nèi)存容量限制問題。然而，此種FB-D頂M的結(jié)構(gòu)僅能使用在內(nèi)存控制器102與處理器101為分 離，且內(nèi)存控制器102支持串行點(diǎn)對點(diǎn)傳輸方式的情況下，例如Intel的平臺 上。故如果是內(nèi)存控制器102是內(nèi)建在處理器內(nèi)部，且內(nèi)存控制器102無法支持此種串行點(diǎn)對點(diǎn)的傳輸方式，此架構(gòu)便無法利用在上述平臺上。 發(fā)明內(nèi)容本發(fā)明的目的就是在提供一種內(nèi)存支持方法以及使用其的計(jì)算機(jī)系統(tǒng)，用 以使原本不支持另一平臺所使用的內(nèi)存的系統(tǒng)平臺支持上述內(nèi)存，并且使上述 平臺能支持更大量的內(nèi)存。本發(fā)明提出一種計(jì)算機(jī)系統(tǒng)，此計(jì)算機(jī)系統(tǒng)包括處理器、第一內(nèi)存模塊以 及第二串并轉(zhuǎn)換緩沖電路。處理器內(nèi)建一內(nèi)存控制器或外接一內(nèi)存控制器，其 中此內(nèi)存控制器耦接一平行處理總線。第一內(nèi)存模塊包括多個(gè)內(nèi)存電路、并行 總線以及一第一串并轉(zhuǎn)換緩沖電路，其中每一內(nèi)存電路耦接此第一內(nèi)存模塊的 并行總線，且第一串并轉(zhuǎn)換緩沖電路包括第一串行總線部分以及并行總線部分， 其并行總線部分耦接第一內(nèi)存模塊的并行總線。第二串并轉(zhuǎn)換緩沖電路包括第 一串行總線部分以及并行總線部分，其并行總線部分耦接平行處理總線，其第 一串行總線部分耦接第一內(nèi)存模塊的第一串行總線部分。依照本發(fā)明的較佳實(shí)施例所述的計(jì)算機(jī)系統(tǒng)，上述第一串并轉(zhuǎn)換緩沖電路 包括第二串行總線部分，且此計(jì)算機(jī)系統(tǒng)更包括一第二內(nèi)存模塊。此第二內(nèi)存 模塊包括多個(gè)內(nèi)存電路、并行總線以及一第三串并轉(zhuǎn)換緩沖電路，其中每一內(nèi) 存電路耦接上述第二內(nèi)存模塊的并行總線。第三串并轉(zhuǎn)換緩沖電路包括第一串 行總線部分以及并行總線部分，其并行總線部分耦接上述第二內(nèi)存模塊的并行 總線，其第一串行總線部分耦接第一串并轉(zhuǎn)換緩沖電路的第二串行總線部分。依照本發(fā)明的較佳實(shí)施例所述的計(jì)算機(jī)系統(tǒng)，上述第三串并轉(zhuǎn)換緩沖電路 為先進(jìn)內(nèi)存緩沖器，且上述第二內(nèi)存模塊為全緩沖雙重內(nèi)崁式內(nèi)存模塊。另外 在實(shí)施例中，第一內(nèi)存模塊為全緩沖雙重內(nèi)崁式內(nèi)存模塊。在實(shí)施例中，第一 與第二串并轉(zhuǎn)換緩沖電路為先進(jìn)內(nèi)存緩沖器。本發(fā)明提出一種內(nèi)存支持方法，用以在第一平臺支持用于第二平臺的內(nèi)存 模塊。第一平臺的處理器支持并行傳輸?shù)膬?nèi)存模塊。此類內(nèi)存模塊包括多個(gè)內(nèi) 存電路、并行總線以及一串并轉(zhuǎn)換緩沖電路，其中每一內(nèi)存電路耦接上述內(nèi)存 模塊的并行總線。串并轉(zhuǎn)換緩沖電路包括串行總線部分以及并行總線部分，其 并行總線部分耦接內(nèi)存模塊的并行總線，此內(nèi)存支持方法的特征如下在第一 平臺的處理器與內(nèi)存模塊之間配置串并轉(zhuǎn)換緩沖電路，其中串并轉(zhuǎn)換緩沖電路 的并行總線部分透過平行處理總線耦接第一平臺的內(nèi)存控制器或內(nèi)建內(nèi)存控制 器的處理器，另外，串并轉(zhuǎn)換緩沖電路的串行總線部分耦接內(nèi)存模塊的串并轉(zhuǎn) 換緩沖電路的串行總線部分。依照本^明的較佳實(shí)施例所述的內(nèi)存支持方法，上述串并轉(zhuǎn)換緩沖電路為 先進(jìn)內(nèi)存緩沖器。且在另一實(shí)施例中，內(nèi)存模塊為全緩沖雙重內(nèi)崁式內(nèi)存模塊。本發(fā)明因采用在第一平臺的處理器與內(nèi)存模塊之間配置串并轉(zhuǎn)換緩沖電路，其中此串并轉(zhuǎn)換緩沖電路的并行總線部分耦接處理器的并行總線，此串并 轉(zhuǎn)換緩沖電路的串行總線部分耦接內(nèi)存模塊的串并轉(zhuǎn)換緩沖電路的串行總線部 分。故第一平臺可支持非第一平臺所使用的內(nèi)存模塊。


圖1繪示為應(yīng)用已知FB-DIMM的計(jì)算機(jī)系統(tǒng)圖。 圖2繪示為本發(fā)明實(shí)施例的計(jì)算機(jī)系統(tǒng)方塊圖。
具體實(shí)施方式
圖2繪示為本發(fā)明實(shí)施例的計(jì)算機(jī)系統(tǒng)方塊圖。請參考圖2，此計(jì)算機(jī)系統(tǒng) 包括處理器201、多個(gè)內(nèi)存模塊202 204以及串并轉(zhuǎn)換緩沖電路205。處理器 201有內(nèi)建一內(nèi)存控制器206，其中此內(nèi)存控制器206耦接一平行處理總線207。 每一內(nèi)存模塊202 204包括多個(gè)內(nèi)存電路208、并行總線209以及串并轉(zhuǎn)換緩 沖電路210,其中此串并轉(zhuǎn)換緩沖電路210在此實(shí)施例中與串并轉(zhuǎn)換緩沖電路 205相同。串并轉(zhuǎn)換緩沖電路210與205皆包括第一串行總線部分211、第二串 行總線部分212以及并行總線部分213。每一內(nèi)存電路208透過并行總線209耦 接到串并轉(zhuǎn)換緩沖電路210。串并轉(zhuǎn)換緩沖電路205的并行總線部分213耦接平 行處理總線207。串并轉(zhuǎn)換緩沖電路205的串行總線部分耦接內(nèi)存模塊202的串 并轉(zhuǎn)換緩沖電路210的第一串行總線部分211。以市面上內(nèi)建內(nèi)存控制器的處理器來說，上述實(shí)施例的處理器201可以例 如為顏D Socket-F型態(tài)的處理器。此型態(tài)的處理器特點(diǎn)為其內(nèi)建的內(nèi)存控制器 206并非能控制使用串行型式總線的內(nèi)存模塊，例如上述內(nèi)存模塊202 204。 故在本實(shí)施例，在此內(nèi)存模塊202 204之間新增一個(gè)串并轉(zhuǎn)換緩沖電路205， 主要是用來將處理器201對內(nèi)存模塊202 204所下的指令信息轉(zhuǎn)為串行型式， 并且將內(nèi)存模塊202 204所回傳的數(shù)據(jù)轉(zhuǎn)回并列型態(tài)的數(shù)據(jù)。另外，上述實(shí)施 例中的串并轉(zhuǎn)換緩沖電路210與205較佳的實(shí)施方式為使用先進(jìn)內(nèi)存緩沖器， 上述的內(nèi)存模塊202 204以近來可以實(shí)施的技術(shù)中，較佳的是全緩沖雙重內(nèi)崁 式內(nèi)存模塊。本領(lǐng)域具有通常知識者可以看出，此計(jì)算機(jī)系統(tǒng)架構(gòu)已經(jīng)可以讓原本不支 持此種內(nèi)存模塊的平臺，已經(jīng)可以完整的支持此種內(nèi)存模塊。另外，由于此種 架構(gòu)，也解除原本此平臺所能支持的最大內(nèi)存模塊的限制。也就是說，若應(yīng)用 此架構(gòu)的計(jì)算機(jī)系統(tǒng)，理論上來說，可以無限制的增加內(nèi)存容量。故應(yīng)用本發(fā) 明的精神所實(shí)施的計(jì)算機(jī)系統(tǒng)可以輕松的因應(yīng)服務(wù)器的需求。上述實(shí)施例雖然 是以內(nèi)建內(nèi)存控制器的中央處理器來做舉例，然而本領(lǐng)域具有通常知識者參考 了上述的實(shí)施例之后，應(yīng)當(dāng)可以得到教示，將本發(fā)明的精神應(yīng)用在「內(nèi)存控制 器非內(nèi)建于處理器例如(Intel的平臺)，且此內(nèi)存控制器不支持上述的內(nèi)存模塊」的情況。值得一提的是，雖然上述實(shí)施例中已經(jīng)對本發(fā)明實(shí)施例的計(jì)算機(jī)系統(tǒng)描繪 出了一個(gè)可能的型態(tài)，但所屬技術(shù)領(lǐng)域中具有通常知識者應(yīng)當(dāng)知道，各廠商對于串并轉(zhuǎn)換緩沖電路210以及內(nèi)存模塊202 204的設(shè)計(jì)方式都不一樣，因此本 發(fā)明的應(yīng)用當(dāng)不限制于此種可能的型態(tài)。換言之，只要是在第一平臺的處理器 與內(nèi)存模塊之間配置串并轉(zhuǎn)換緩沖電路，其中串并轉(zhuǎn)換緩沖電路的并行總線部 分透過一平行處理總線耦接第一平臺的內(nèi)存控制器或內(nèi)建內(nèi)存控制器的處理 器，串并轉(zhuǎn)換緩沖電路的串行總線部分耦接內(nèi)存模塊的串并轉(zhuǎn)換緩沖電路的串 行總線部分，就己經(jīng)是符合了本發(fā)明的精神所在。綜上所述，本發(fā)明因采用在第一平臺的內(nèi)存控制器與內(nèi)存模塊之間配置串 并轉(zhuǎn)換緩沖電路，其中此串并轉(zhuǎn)換緩沖電路的并行總線部分耦接內(nèi)存控制器所 耦接的并行總線，此串并轉(zhuǎn)換緩沖電路的串行總線部分耦接內(nèi)存模塊的串并轉(zhuǎn) 換緩沖電路的串行總線部分。故第一平臺可支持非第一平臺所使用的內(nèi)存模塊。
權(quán)利要求
1.一種計(jì)算機(jī)系統(tǒng)，其特征在于，包括一處理器；一內(nèi)存控制器，耦接于一平行處理總線以及該處理器之間；一第一內(nèi)存模塊，包括多個(gè)內(nèi)存電路、并行總線以及一第一串并轉(zhuǎn)換緩沖電路，每一內(nèi)存電路耦接該第一內(nèi)存模塊的并行總線，該第一串并轉(zhuǎn)換緩沖電路包括第一串行總線部分以及并行總線部分，其并行總線部分耦接該并行總線；以及一第二串并轉(zhuǎn)換緩沖電路，包括第一串行總線部分以及并行總線部分，其并行總線部分耦接該平行處理總線，其第一串行總線部分耦接該第一內(nèi)存模塊的第一串行總線部分。
2. 根據(jù)權(quán)利要求1所述的計(jì)算機(jī)系統(tǒng)，其特征在于，該第一串并轉(zhuǎn)換緩沖 電路包括第二串行總線部分，且此計(jì)算機(jī)系統(tǒng)更包括一第二內(nèi)存模塊，包括多個(gè)內(nèi)存電路、并行總線以及一第三串并轉(zhuǎn)換緩沖 電路，每一內(nèi)存電路耦接該第二內(nèi)存模塊的并行總線，該第三串并轉(zhuǎn)換緩沖電 路包括第一串行總線部分以及并行總線部分，其并行總線部分耦接該些內(nèi)存電 路，其第一串行總線部分耦接該第一串并轉(zhuǎn)換緩沖電路的第二串行總線部分。
3. 根據(jù)權(quán)利要求2所述的計(jì)算機(jī)系統(tǒng)，其特征在于，該第三串并轉(zhuǎn)換緩沖 電路為先進(jìn)內(nèi)存緩沖器。
4. 根據(jù)權(quán)利要求2所述的計(jì)算機(jī)系統(tǒng)，其特征在于，該第二內(nèi)存模塊為全 緩沖雙重內(nèi)崁式內(nèi)存模塊。
5. 根據(jù)權(quán)利要求1所述的計(jì)算機(jī)系統(tǒng)，其特征在于，該第一內(nèi)存模塊為全 緩沖雙重內(nèi)崁式內(nèi)存模塊。
6. 根據(jù)權(quán)利要求1所述的計(jì)算機(jī)系統(tǒng)，其特征在于，該第一與該第二串并 轉(zhuǎn)換緩沖電路為先進(jìn)內(nèi)存緩沖器。
7. —種內(nèi)存支持方法，用以在一第一平臺支持用于一第二平臺的一第一內(nèi) 存模塊，該第一平臺的內(nèi)存控制器支持并行傳輸?shù)囊坏诙?nèi)存模塊，該第一內(nèi) 存模塊包括多個(gè)內(nèi)存電路、并行總線以及一串并轉(zhuǎn)換緩沖電路，每一內(nèi)存電路 耦接該內(nèi)存模塊的并行總線，該串并轉(zhuǎn)換緩沖電路包括串行總線部分以及并行 總線部分，其并行總線部分耦接該內(nèi)存模塊的并行總線，此內(nèi)存支持方法，其 特征在于，在該第一平臺的內(nèi)存控制器與該內(nèi)存模塊之間配置該串并轉(zhuǎn)換緩沖電路， 其中該串并轉(zhuǎn)換緩沖電路的并行總線部分透過一平行處理總線耦接該第一平臺 的內(nèi)存控制器，該串并轉(zhuǎn)換緩沖電路的串行總線部分耦接該內(nèi)存模塊的串并轉(zhuǎn) 換緩沖電路的串行總線部分。
8.根據(jù)權(quán)利要求7所述的內(nèi)存支持方法，其特征在于，該串并轉(zhuǎn)換緩沖電 路為先進(jìn)內(nèi)存緩沖器。
9.根據(jù)權(quán)利要求7所述的內(nèi)存支持方法，其特征在于，該內(nèi)存模塊為全緩沖雙重內(nèi)崁式內(nèi)存模塊。
全文摘要
一種內(nèi)存支持方法以及使用其的計(jì)算機(jī)系統(tǒng)，此方法主要是在第一平臺的處理器與內(nèi)存模塊之間配置串并轉(zhuǎn)換緩沖電路，其中此串并轉(zhuǎn)換緩沖電路的并行總線部分耦接處理器的并行總線，此串并轉(zhuǎn)換緩沖電路的串行總線部分耦接內(nèi)存模塊的串并轉(zhuǎn)換緩沖電路的串行總線部分。故第一平臺可支持非第一平臺所使用的內(nèi)存模塊。
文檔編號G06F3/06GK101295286SQ20071002776
公開日2008年10月29日 申請日期2007年4月28日 優(yōu)先權(quán)日2007年4月28日
發(fā)明者梁武萬 申請人:佛山市順德區(qū)順達(dá)電腦廠有限公司;神達(dá)電腦股份有限公司