用于可編程邏輯器件集成電路的具有升高輸出電壓的易失性存儲元件的制作方法

文檔序號：6570296閱讀：197來源：國知局

專利名稱：用于可編程邏輯器件集成電路的具有升高輸出電壓的易失性存儲元件的制作方法
技術領域：
0002本發(fā)明涉及易失性存儲器，且更具體地，涉及具有用于集成電路如可編程邏輯器件的升高輸出電壓的易失性存儲元件。
背景技術：
0003集成電路一般含有易失性存儲元件。典型的易失性存儲元件基于交叉耦合的反相器(鎖存器)并被用于存儲數據。每一個存儲元件可以存儲少許數據。
0004易失性存儲元件常常被用來存儲可編程邏輯器件中的配置數據?？删幊踢壿嬈骷且环N能夠以較小的批量定制來實現所需邏輯設計的集成電路。在典型的方案中，可編程邏輯器件生產商預先設計并制造未定制的可編程邏輯器件集成電路。然后，邏輯設計者使用邏輯設計系統設計定制的邏輯電路。該邏輯設計系統使用制造商的可編程邏輯器件的硬件能力信息來幫助該設計者利用給定的可編程邏輯器件上的可用資源實施該邏輯電路。
0005該邏輯設計系統基于邏輯設計者的定制設計創(chuàng)建配置數據。當配置數據被加載到一個可編程邏輯器件的存儲元件內時，它對該可編程邏輯器件的邏輯進行編程從而該可編程邏輯器件實施設計者的邏輯電路。使用可編程邏輯器件可以極大地降低實施所需集成電路設計所需要的努力。
0006傳統的可編程邏輯器件存儲元件使用正供電電壓來供電。用于為傳統的可編程邏輯器件供電的正供電電壓典型地被稱為Vcc或Vcc-core，它與被用來為可編程邏輯器件中的核心邏輯供電的供電電壓相同。
0007在低Vcc值上運行的集成電路如可編程邏輯器件集成電路優(yōu) 于在較高Vcc值上運行的集成電路。例如，Vcc的降低一般導致降低的功率消耗。由于這些優(yōu)點，半導體產業(yè)持續(xù)地致力于支持Vcc降低的工藝和電路設計。前幾代可編程邏輯器件運行于2.0伏特、1.8伏特和1.5伏特的Vcc電平。更近的，在可編程邏輯器件中已經使用1.2伏特的Vcc電平。預計未來的可編程邏輯器件將支持低于1.2伏特(例如 1.1伏特或1.0伏特)的Vcc電平。
0008可編程邏輯器件中的存儲元件產生靜態(tài)輸出信號，這些靜態(tài) 輸出信號反映已被加載到該存儲元件內的配置數據。這些靜態(tài)輸出信號驅動金屬氧化物半導體(MOS)晶體管的柵極。一些晶體管在多路復用器和其它邏輯組件中被用作傳輸晶體管?？删幊踢壿嬈骷械膫?輸晶體管僅在它們被足夠大的電壓驅動下才會正確地工作。如果因為例如器件上的Vcc電平太低而在不足的電壓電平上驅動可編程邏輯器件中的傳輸晶體管，則穿過該傳輸晶體管的數據信號將遭受過度的電壓損耗并且可能在器件上無法被辨認為有效的邏輯信號。
0009因此需要能夠提供在低供電電平下良好運行的可編程邏輯器件集成電路。

發(fā)明內容
0010根據本發(fā)明，提供包含存儲元件的集成電路如可編程邏輯器
件集成電路?？删幊踢壿嬈骷呻娐钒删幊踢壿?。所述可編程邏輯通過加載適當配置數據到存儲元件內而被編程。當被加載后，所述存儲元件產生與所述被加載的配置數據相應的靜態(tài)輸出信號。所述靜態(tài)輸出信號被施加到所述可編程邏輯中晶體管的所述柵極以相應地開啟或關閉晶體管。
0011為保證所述靜態(tài)輸出信號足夠大以正確地控制所述可編程邏
輯晶體管，所述存儲元件由被提高的供電電壓供電。包含邏輯o位的
存儲元件產生低靜態(tài)輸出信號。包含邏輯1位的存儲元件產生高靜態(tài) 輸出信號。所述高靜態(tài)輸出信號具有等于所述被提高的供電電壓的電壓。
0012存儲元件使用數據線加載配置數據。地址線和地址晶體管被用于控制哪些存儲元件被加載。在數據加載操作期間用于為所述存儲元件供電的供電電壓被減小。這在放松對地址晶體管的要求的同時增力[J 了寫裕量(write margin)。
0013根據附圖和以下對優(yōu)選實施例的詳細描述，本發(fā)明的其它特征、性質和各種優(yōu)點將會更明顯。

0014圖1是根據本發(fā)明的示例性可編程邏輯器件集成電路圖。0015圖2是可編程邏輯器件存儲元件的傳統陣列圖。0016圖3是傳統的可編程邏輯器件存儲元件圖。0017圖4是示出傳統的可編程邏輯器件存儲單元怎樣被加載具有邏輯1值的配置數據位的時序圖。
0018圖5是示出傳統的可編程邏輯器件存儲單元怎樣被加載具有邏輯0值的配置數據位的時序圖。
0019圖6為涉及將配置數據位寫入圖3中所示類型的傳統可編程邏輯器件存儲元件陣列的步驟的流程圖。
0020圖7是根據本發(fā)明具有存儲元件電路的示例性可編程邏輯器件圖。
0021圖8是根據本發(fā)明用于集成電路如圖7中所示類型的可編程邏輯器件集成電路的示例性存儲元件圖。
0022圖9是根據本發(fā)明示出圖8中所示類型的可編程邏輯器件存儲單元怎樣被加載具有邏輯1值的配置數據位的時序圖。
0023圖10是根據本發(fā)明示出圖8中所示類型的可編程邏輯器件存儲單元怎樣被加載具有邏輯0值的配置數據位的時序圖。
0024圖11是根據本發(fā)明涉及將配置數據位寫入圖7中所示類型的可編程邏輯器件存儲元件陣列的示例性步驟的流程圖。
具體實施例方式
0025本發(fā)明涉及包含存儲元件的集成電路。本發(fā)明還涉及存儲元件和用與加載數據到所述存儲元件的電路。所述集成電路可以是存儲器芯片、具有存儲器陣列的數字信號處理電路、微處理器、帶有存儲器陣列的專用集成電路、在其中存儲元件被用于配置存儲器的可編程邏輯器件集成電路或任何其他適合的集成電路。為了表述清楚，本發(fā) 明將一般地在可編程邏輯器件集成電路和可編程邏輯器件存儲元件的背景下進行描述。
0026圖1示出了根據本發(fā)明的示例性可編程邏輯器件10。0027可編程邏輯器件10可以具有輸入/輸出電路12,該輸入/輸出電路用于驅動器件10的信號關閉和用于通過輸入/輸出引腳14從其他器件接收信號?；ミB資源16如全局和局域豎直和水平的導線和總線可以用于路由器件10上的信號?；ミB資源16包括固定互連(導線)和可編程互連(即，各個固定互連之間的可編程連接)。可編程邏輯18 可以包括組合邏輯電路與時序邏輯電路?？删幊踢壿?8可以被配置成執(zhí)行定制邏輯功能。與互連資源相關的可編程互連可以看成是可編程邏輯18的一部分。
0028可編程邏輯器件10包含易失性存儲元件20，易失性存儲元件 20可以使用引腳14和輸入/輸出電路12加載配置數據(也叫做編程數據)。一旦被加載，每個存儲元件提供相應的靜態(tài)控制輸出信號，此信號控制可編程邏輯18中的相關邏輯組件的狀態(tài)。存儲元件輸出信號典型地被用于控制金屬氧化物半導體(MOS)晶體管的柵極。這些晶體管大多數通常是可編程組件如多路復用器中的n溝道金屬氧化物半導體(NMOS)傳輸晶體管。當存儲元件輸出為高電位時，由該存儲元件控制的傳輸晶體管被開啟且從其輸入傳輸邏輯信號到其輸出。當該存儲元件輸出為低電位吋，該傳輸晶體管被關閉且不傳輸邏輯信號。
0029典型的存儲元件20由眾多晶體管形成，這些晶體管被配置以形成交叉耦合的反相器。在一種適合的方法中，互補金屬氧化物半導體(CMOS)集成電路技術被用于形成存儲元件20，所以基于CMOS 的存儲元件實施方式在此作為示例被描述。在可編程邏輯器件集成電路的背景下，存儲元件儲存配置數據，并因此有時被稱為配置隨機存取存儲器(CRAM)單元。
0030存儲元件可以從外部可擦除可編程只讀存儲器加載并通過引腳14和輸入/輸出電路12控制芯片。被加載的存儲元件20提供靜態(tài)控制信號，這些靜態(tài)控制信號被施加到可編程邏輯18中的電路單元(例
如，金屬氧化物半導體晶體管)的端(例如，柵極)上以控制這些單
元(例如，開啟或關閉某些晶體管)并以此配置可編程邏輯18中的邏輯。電路單元可以是晶體管如傳輸晶體管、多路復用器的一部分、查詢表、邏輯陣列、與邏輯門(AND)、或邏輯門(OR)、與非邏輯門 (NAND)和或非邏輯門(NOR)等等。
0031存儲元件20通常被布置成陣列樣式。在典型的現代可編程邏輯器件中，每個芯片上可以有數百萬個存儲元件20。在編程操作期間，由用戶(例如，邏輯設計者)為存儲元件陣列提供配置數據。一旦被加載配置數據，存儲元件20選擇性地控制(例如，開啟或關閉)可編程邏輯18中的部分電路并以此定制其功能以使其根據需要進行操作。
0032器件IO的電路可使用任何合適的架構來組織。例如，可編程邏輯器件10的邏輯可被組織為較大的可編程邏輯區(qū)域的一系列的行和列，每個較大的可編程邏輯區(qū)域含有多個較小的邏輯區(qū)域。器件10的邏輯資源可由互連資源16如相關垂直和水平導體相互連接。這些導體可包含基本跨越整個器件10的全局導線、跨越器件10的一部分的部分線如半線或四分之一線、特定長度(例如足以互連幾個邏輯區(qū)域) 的交錯線、較小的局部線或任何其它合適的互連資源布置。如果需要，器件10的邏輯可在更多面或層中布置，其中多個大區(qū)域被互連以形成更大的邏輯部分。此外其它的器件布置可使用沒有被布置在行和列中的邏輯。
0033當存儲元件被布置在陣列中時，水平的或垂直的導體和相關加載電路可被用來加載配置數據到存儲元件中。圖2示出傳統的數據加載布置。圖2的布置含有存儲元件24的3X3的陣列22。(實際的存儲器陣列一般具有數百或數千個行和列，但3X3陣列被用作示例)。陣列22通過正供電線40和接地線38 (0伏特)來接收供電。線40上的電壓Vcc —般是1.2伏特，地線38上的電壓Vss —般是0伏特。
0034清除線36 (標記為CLR)被用來清除存儲器陣列22的內容。在該陣列已被清除后，可加載配置數據。
0035配置數據通過輸入32被串行地提供給寄存器30。然后該配置
10數據通過DATA—IN—1 、 DATA—IN一2和DATA—IN—3的線26被并行地提供給陣列22。地址解碼器34通過輸入44接收地址信息。作為響應，地址解碼器使地址線28中所需的一個(即ADD1、 ADD2或ADD3)
有效。當給定列中的地址線有效時，數據線26上的數據被加載到該列中的存儲元件24內。通過系統地加載陣列的每一個列中的存儲元件，該陣列被充滿。在該陣列被完全地加載了配置數據之后，每一個存儲元件24的輸出42產生相應的靜態(tài)控制信號來控制晶體管的柵極或可編程邏輯器件上的其他邏輯組件。
0036圖3示出圖2中陣列22所使用的傳統存儲元件24類型。如圖3所示，存儲元件24由兩個交叉耦合的反相器——反相器46和反相器52組成。反相器46具有P溝道金屬氧化物半導體(PMOS)晶體管48和N溝道金屬氧化物半導體(NMOS)晶體管50。反相器52具有PMOS晶體管54和NMOS晶體管56。在通過激活清除線36而進行的清除操作過程中，NMOS晶體管60被開啟。這將節(jié)點N2連接到地 38并清除存儲元件24。存儲元件在線42上的輸出(DATA—OUT)由節(jié)點N2上的信號決定。
0037當地址線28被置于高電位時，NMOS晶體管58被開啟而且數據線26上的信號被驅動到存儲元件46內。如果線26上的信號是高電位，則節(jié)點N1保持高電位而且存儲元件24保持其低電位(清除) 狀態(tài)。輸出DATA一OUT為低電位。如果線26上的信號是低電位，則節(jié)點N1位于低電位，并且由于反相器46將低N1信號反相，節(jié)點N2 上的電壓被拉高。這使得輸出DATAJ3UT處于高電位。
0038DATA_OUT信號被施加于傳輸晶體管64的柵極62。當 DATA—OUT是低電位時，傳輸晶體管64關閉。當DATA—OUT信號是高電位時，傳輸晶體管64打開并且數據被允許在線66和線68之間流動。
0039圖4禾B圖5示出了顯示與加載傳統存儲元件24相關的操作的信號時序圖。圖4的跡線圖示說明將邏輯"1"加載到被清除的存儲元件24中的過程。圖5的跡線圖示說明將邏輯"0"加載到被清除的存儲元件24中的過程。
0040圖4的第一跡線示出施加到Vcc線40的電壓Vcc恒定為1,2伏特。這一正供電電壓被施加到反相器46和52。0041圖4的第二跡線示出在系統啟動期間清除操作已被執(zhí)行后，線36上的清除信號CLR恒定為0伏特。
0042如圖4的第三跡線所示，地址線ADD在t,時刻有效而在t2 時刻無效。
0043圖4的第四跡線示出線26上DATA—IN的值在數據加載操作期間是不變的低信號。
0044圖4的第五跡線中的信號Nl代表圖3中節(jié)點Nl處的電壓。0045圖4的第六跡線中的信號DATA—OUT與節(jié)點N2處的電壓相同且代表存儲元件24的內容。當存儲元件存儲邏輯1時，節(jié)點N2為高電平且DATA—OUT為高電平。當存儲元件存儲邏輯0時，節(jié)點N2 為低電平且DATA—OUT為低電平。
0046如圖4所示，在t,之前的時刻t， ADD為低電平，因此晶體管58被關閉。節(jié)點Nl處的電壓為高電平且節(jié)點N2處的電壓為低電平。在此情況下，儲存在存儲元件中的數據是邏輯O，因為存儲元件處于其清除狀態(tài)。在t,時刻，ADD變?yōu)楦唠娖剑烁唠娖介_啟晶體管58 且連接位于0伏特的DATAJN線到節(jié)點N1，使N1變?yōu)榈碗娖?。?jié)點 Nl上的低電平被反相器46反相，從而節(jié)點N2上的電壓變?yōu)楦唠娖健?圖4的第六跡線示出這使DATA—OUT在t,時刻變?yōu)楦唠娖?。在此階段，邏輯1被儲存在存儲元件24中。當地址線ADD在t2時刻無效時，晶體管58被關閉，這隔離了存儲元件并防止進一步的狀態(tài)變化。如圖4 的第六跡線所示，DATA—OUT信號在t2時刻維持高電平。
0047圖5的跡線圖示說明將邏輯"0"加載到己被清除的存儲元件 24 (圖3)中的過程。在此情況下，存儲元件包含邏輯0，所以加載過程不改變其狀態(tài)。
0048圖5的第一跡線示出施加到Vcc線40的電壓Vcc恒定為1.2
伏特。正供電電壓Vcc被施加到反相器46和52。0049在系統啟動期間清除操作被執(zhí)行后，線36上的清除信號CLR 恒定為0伏特，如圖5的第二跡線所示。
0050如圖5的第三跡線所示，地址線ADD在時刻t,有效且在t2
時刻無效。0051圖5的第四跡線示出線26上DATA—IN的值在數據加載操作期間為不變的高電平值。在圖5的情形中，邏輯0被加載到存儲元件 24中，因此DATA—IN為高電平一即，期望單元內容的反相。在圖4 的情形中，邏輯1被加載到存儲元件24中，因此DATAjN為低電平。
0052圖5的第五跡線中的信號Nl代表圖3中節(jié)點Nl處的電壓。當0被加載到已被清除的存儲元件中時N1不改變。
0053圖5的第六跡線中的信號DATA—OUT與節(jié)點N2處的電壓相同，該信號代表存儲元件24的內容。因為存儲元件24被清除， DATA—OUT在t,時刻之前為低電平。在t,時刻之后，ADD有效，其將晶體管58開啟并連接高DATA_IN信號到節(jié)點Nl 。如圖5的 DATAJ3UT跡線所示，Nl已經為高電平，所以施加高DATA—IN信號到節(jié)點Nl不引起存儲元件24的狀態(tài)在時刻發(fā)生改變。ADD線在t2 時刻被無效后，DATA—OUT信號仍然保持其低電平值不變。
0054圖6示出與清除和編程圖3所示類型的傳統存儲元件有關的步驟的流程圖。
0055在步驟70，使用清除線清除存儲元件。
0056在步驟72，配置數據通過輸入32被轉移到寄存器30 (圖2)中。
0057在步驟74，控制信號在輸入44處被施加到圖2的地址解碼器 34?？刂菩盘栔甘镜刂方獯a器34使所需地址線28有效以對陣列22中 -列存儲元件進行尋址。如圖3所示和圖4與圖5的有關描述，使地址線有效將(以反相形式)存在于每個DATA—IN線26上的數據加載到被尋址的列中與其相關的存儲元件24中。
0058在步驟76，地址線被無效。如果額外存儲元件要被加載，則程序回到步驟72 (線78)，否則程序結束(線80)。
0059圖3的存儲元件電路的正確操作需要晶體管58足夠強大以克服由晶體管54在反相器52的輸山處的節(jié)點Nl所驅動的電壓，且晶體管60足夠強大以克服由晶體管48在反相器46的輸出處的節(jié)點N2所驅動的電壓。如果晶體管60太弱，它將不可能清除存儲元件24。如果晶體管58太弱，它將不可能將邏輯1加載到存儲元件24中。此外，需要產生足夠大的信號DATA—OUT以正確地控制晶體管64。
10060隨著半導體產業(yè)尋求低的Vcc值，使用圖3中的電路的困難程度提高。如圖4的第六跡線所示，當邏輯1被加載到存儲元件24中時，所產生的DATA—OUT信號具有電壓Vcc。在Vcc的低值情況下，該DATA—OUT電壓會相對較低。結果是晶體管64可能沒有被足夠的強度所驅動。在這種類型的情況下，在輸入66處具有電壓范圍在0伏特(Vss)和1.2伏特(Vcc)之間的邏輯信號可能衰減很多以至于它們在輸出68上具有電壓范屈在0伏特和0.6伏特之間。這種程度的信號衰減可能是無法容忍的，因為0.6伏特的信號可能無法被辨認為有效的邏輯高信號。
0061根據本發(fā)明，存儲元件在加載操作期間由相對較低的供電電平供電，在正常操作期間由相對較高的供電電平供電。加載過程中所用的相對較低的供電電平避免或減少依賴超規(guī)格的地址晶體管和清除晶體管的需要。正常操作過程中所用的相對較高的供電電平保證存儲元件的輸出有足夠大的電壓以作為傳輸晶體管和其他可編程邏輯電路的靜態(tài)控制信號。
0062圖7示出了根據本發(fā)明包含存儲元件82的示例性集成電路10 如可編程邏輯器件集成電路。如圖7所示，集成電路10具有電力調節(jié) 器電路84。電力調節(jié)器電路84在供電輸出線86處產生時變正供電電壓Vcchg。時變供電電壓Vcchg在高值Vcchg-high和低值Vcchg-low
范圍內變化。
0063電壓Vcchg-low被用于在編程期間給存儲元件82供電。電壓 Vcchg-high被用于在正常操作期間給存儲元件82供電。任何適當的電壓電平可被用于Vcchg-high禾「i Vcchg-low。例如，如果集成電路具有運行在1.2伏特的正供屯電壓Vcc F的核心邏輯電路，那么1.6伏特的電壓電平可被用于Vcchg-high且1.2伏特的電壓電平可被用于 Vcchg-low。其他電平也可被使用。例如，Vcchg-low可處于0.8伏特到1.2伏特范圍內或0.6伏特到1.2伏特范圍內，而Vcchg-high為1.6 伏特或在1.4到1.7伏特范圍內。作為另一個示例，Vcchg-high可通過使用高于1.2伏特的電壓被提高，而Vcchg-low可通過使用小于或等于 1.2伏特的Vcchg-low值(例如，1.1伏特)被降低。在這些情況下Vcc 的值可以為1.2伏特或更小。通常，只要Vcchg-high大于Vcchg-low，
14可使用任何適合的電壓電平。使用1.6伏特的Vcchg-high和1.2伏特的 Vcchg-low值僅作為不例o0064線86被用于將Vcchg分配給存儲元件陣列88中的每個存儲元件82。地線90將接地供電信號Vss (例如，0伏特)分配給陣列88。在圖7的示例中，陣列88中有三行和三列的存儲元件82。這僅作為示例。集成電路如集成電路10可以具有任何合適數量的存儲元件82。作為示例，典型的存儲陣列可以具有布置在數百或數千個行和列中的數千或數百萬個存儲元件82。
0065電力調節(jié)器電路84通過相關引腳14接收供電。電力調節(jié)器電路可以由施加在引腳14處的輸入供電電壓產生時變供電信號 Vcchg。例如，供電電力調節(jié)器電路84可以由Vcc-high和Vss供電且可以通過將Vcchg-high或被降低的值Vcchg-low傳輸到其輸出端而產生時變供電電壓Vcchg。被降低的值Vcchg-low可以使用分壓器或其他合適的降壓電路從Vcchg-high獲得。如虛線92所示，供電可以可選擇地以其他電壓如Vcc (例如，此例中為1.2伏特)提供給電力調節(jié)器電路84。在此類型的情形中，供電電力調節(jié)器電路84可以使用電荷泵或其他升壓電路以產生Vcchg-high。然后此內生(internally-generated) 電壓電平可以被用于提供電力調節(jié)器電路84的輸出處的時變供電電壓 Vcchg。通常，較高的電壓如Vcchg-high可以使用電荷泵電路或其他升壓電路從較低電壓如Vcc獲得，反之較低的電壓如Vcchg-low可以使用分壓器電路或其他降壓電路從較高電壓如Vcchg-high獲得。
0066線94被用于將供電電壓Vcc分配給集成電路10上的其他電路。例如，可編程邏輯器件集成電路如圖1的可編程邏輯器件集成電路10包含可由供電電壓Vcc供電的可編程邏輯18。
0067使用低值Vcc (對于現代集成電路典型地為1.2伏特的電壓或更小)提供諸如降低集成電路的功率消耗等好處。Vcchg的值在正常操作期間通常等于或高于Vcc，但此較高電壓在器件的操作期間增強了傳輸晶體管和其他可編程邏輯18的操作，且僅需要被分配給器件(即存儲器陣列88)上的一部分電路。
0068數據加載和控制電路96控制陣列88的清除和數據加載操作。數據加載和控制電路96通過輸入路徑98從外部源接收配置數據。在典型的系統中，配置數據被從存儲器和數據加載電路加載到可編程邏輯器件中。此類型的電路有時被稱為配置器件，其將配置數據加載到
寄存器100中。地址解碼器102可通過路徑98接收外部控制信號，或者尋址控制信號可在數據加載和控制電路96中內部生成。0069數據加載和控制電路96在清除線104 (標記為CLR)處產生清除信號。通過電路96使信號CLR有效以清除存儲器陣列88的內容。清除操作典型地在系統加電或重配置期間被執(zhí)行。在陣列被清除后， CLR信號被無效且配置數據被加載。
0070配置數據可以通過輸入106被串行地加載到寄存器100中。寄存器100通過DATA_IN_1 、 DATA_IN_2和DATA_IN—3線108將配
置數據并行地施加到陣列88。地址解碼器102通過輸入110從外部源或從數據加載和控制電路96中的電路接收尋址信息。地址解碼器102 系統地使所需地址線112 (即，ADD1、 ADD2或ADD3)有效。隨著每列中的地址線被有效，數據線108上的數據被加載到該列的存儲元件82中。通過這種方式對每一列尋址，整個陣列88被加載配置數據。在陣列被加載后，每個存儲元件82的輸出114產生相應的靜態(tài)控制信號用于控制傳輸晶體管的柵極或可編程邏輯器件10 (圖1)中可編程邏輯18的其他邏輯組件。
0071圖8示出了圖7中陣列88所用的存儲元件82類型。存儲元件82由兩個交叉耦合的反相器——反相器116和反相器118組成。反相器116具有p溝道金屬氧化物半導體(PMOS)晶體管120和n溝道金屬氧化物半導體(NMOS)晶體管122。反相器118具有PMOS晶體管124和NMOS晶體管126。
0072在通過激活清除線104而進行的清除操作過程中，NMOS晶體管128被開啟。此操作連接節(jié)點N2到地90且清除存儲元件82。線 130上的存儲元件的輸出(DATA一OUT)由節(jié)點N2上的信號決定。
0073當地址線112 (信號ADD)取高電平時，NMOS地址晶體管 132被開啟且數據線108上的信號被驅動到存儲元件82中。如果存儲元件82被清除且數據線108上的信號為高電平，則當ADD有效時節(jié) 點N1保持高電平且存儲元件82保持其低電平(清除)狀態(tài)。在此情況下，節(jié)點N2上的電壓為低電平且線130上的輸出DATA—OUT為低電平(即Vss或0伏特)。如果當ADD有效時存儲元件82被清除且線 108上的信號為低電平，則節(jié)點Nl取低電平。反相器116使節(jié)點Nl 上的低電壓反相，從而節(jié)點N2上的電壓和線130上的信號DATA—OUT 取高電平。
0074DATA—OUT信號被施加到傳輸晶體管136的柵極134 (或可
編程邏輯18中其他合適的邏輯器件)。當DATA—OUT為低電平時，傳輸晶體管136關閉。當DATA_OUT為高電平時，傳輸晶體管136開啟且數據被允許在線138和線140之間流動。
0075正供電電壓Vcchg通過線86被施加到反相器。接地電壓Vss 通過地線90被施加。在數據加載操作期間，Vcchg的值相對較低(即 Vcchg-low)，這便于加載存儲元件82。在編程后的正常操作期間，Vcchg 的值被提高(即Vcchg-high)。 Vcchg-high電壓被用于給反相器116和 118供電。因此來自每個單元82的輸出數據的幅值為0伏特(當存儲元件82存儲低配置數據位且DATA—OUT為低電平時)或Vcchg-high
(當存儲元件82存儲高配置數據位且DATA—OUT為高電平時)。優(yōu)選地，Vcchg-high的值足夠大以使線130上的高DATA—OUT信號令人滿意地開啟組件如傳輸晶體管136。
0076圖9和10的時序圖示出了與加載存儲元件82相關的操作。這些操作典型地發(fā)生在存儲器陣列88已被加電清除后。圖9的跡線圖示說明將邏輯1加載到被清除的存儲元件82中的過程。圖10的跡線圖示說明將邏輯0加載到被清除的存儲元件82中的過程。
0077圖9的第一跡線示出了供電電壓Vcchg在被提高的值 Vcchg-high和被降低的值Vcchg-low之間變化，該供電電壓由電力調節(jié)器電路84(圖7)施加到線86以便給陣列88中的存儲元件82供電。正供電電壓Vcchg-low被施加到反相器116和118。
0078在圖9的示例中，Vcchg的值最初為高電平(在t,時刻)。當需要將配置數據位加載到存儲元件82中時，電力調節(jié)器電路84將 Vcchg的值從Vcchg-high降低到Vcchg-low (t2時刻)。在陣列88的所有列已被加載配置數據后，電力調節(jié)器電路84將Vcchg的值升高到 Vcchg-high (在t6時刻)。在t6時刻之后，集成電路10正常運行且每個存儲元件82產生值為Vss (當已存儲邏輯0時)或Vcchg-high (當已
17存儲邏輯1時)的靜態(tài)輸出信號。
0079如圖9的第二跡線所示，此例中Vcc的值保持1.2伏特不變。供電電壓Vcc可以例如用于給電路如可編程邏輯18 (圖1)和數據加載和控制電路96 (圖7)供電。如果需要，其他供電電壓可用于可編程邏輯器件10。例如，較高電壓Vccio可以用于給輸入-輸出電路12
(圖1)供電。
0080如圖9的第三跡線所示，在系統啟動期間清除操作己被執(zhí)行后，線104上的清除信號CLR恒定為0伏特。
0081圖9的第四跡線示出地址線ADD在時刻t4怎樣被有效和在時刻ts怎樣被無效。
0082圖9的第五跡線示出線108上DATA—IN的值在13前的時刻t 未被確定。在時刻13，數據加載電路96產生低DATA—IN信號(在圖9
的示例中)。
0083當地址線ADD在t4取高龜平時，晶體管132 (圖8)被開啟，它將低DATA—IN線108連接到節(jié)點Nl 。
0084圖9的第六跡線示出了節(jié)點N1上的電壓。在時刻t!，反相器 116和118由Vcchg-high供電且節(jié)點Nl上電壓為Vcchg-high。在時刻 t2，電壓Vcchg從Vcchg-high下降到Vcchg-low (跡線1 )。 Vcchg的這 —下降被反映到節(jié)點Nl上的電壓，該電壓也從Vcchg-high下降到 Vcchg-low。在時刻t4，當晶體管132被ADD信號開啟且低DATAJN 線被連接到節(jié)點Nl時，節(jié)點Nl上的電壓取低電平。
0085節(jié)點Nl上的低電壓被反相器116反相，這樣在時刻tt節(jié)點 N2上的電壓和線130上的輸出電壓(DATA_OUT)變?yōu)楦唠娖健＿@樣完成了存儲元件單列的編程，所以ADD在時刻ts被無效。
0086當存儲元件的每列被加載后Vcchg的電平通常保持低電平。在存儲元件82的所有需要的列已加載配置數據后，電力調節(jié)器電路84 將Vcchg從Vcchg-low升高到Vcchg-high (時刻t6)。通過施加到反相器116和118的供電電壓Vcchg-high,線130上的DATA—OUT信號處于電壓電平Vcchg-high。 DATA—OUT信號被提高(此例中相比Vcc和 Vcchg-low的1.2伏特，Vcchg-high為1.6伏特)，這樣被施加到器件如傳輸晶體管136 (圖8)的靜態(tài)高輸出信號足夠大以開啟這些組件。當地址信號ADD有效時所使用的被降低值Vcchg-low放松了對NMOS 晶體管132和PMOS晶體管124的相對強度的要求。如果Vcchg未被降低，將需要較大的NMOS晶體管和較大的伴隨信號線以保證可以克月艮PMOS晶體管124，且與數據加載操作相關的IR跌落不會過大。當 Vcchg在數據加載期間被降低時，對NMOS晶體管132的強度要求和實際設置(real estate)要求會被降低。
0087圖10的跡線圖示說明將邏輯0加載到己被清除的存儲元件82 (圖8)中的過程。在此情況下，存儲元件82包含邏輯0，所以加載過程不改變其狀態(tài)。
0088圖10的第一跡線示出由電力調節(jié)器電路84 (圖7)施加到線 86的供電電壓Vcchg在升高值Vcchg-high和降低值Vcchg-low之間變化，如結合圖9所述。在時刻tVcchg的值為高電平。在時刻t2電力調節(jié)器電路84將Vcchg的值從Vcchg-high減小到Vcchg-low，為配置數據加載做準備。時變供電電壓Vcchg可以保持低電平直到陣列88(圖 7)已被完全加載。在陣列88已被配置數據加載后，電力調節(jié)器電路 84將Vcchg的值升高到Vcchg-high (時刻t6)。
0089如圖10的第二跡線所示，Vcc的值保持1.2伏特不變(在此示例中)。
0090如圖10的第三跡線所示，在系統啟動期間清除操作已被執(zhí)行后，線104上的清除信號CLR恒定為0伏特。
0091圖10的第四跡線示出地址線ADD怎樣在時刻t4被有效和怎
樣在時刻t5被無效。
0092圖10的第五跡線示出線108上DATAJN的值在％前的時刻 t未被確定。在時刻13，數據加載電路96產生高DATA一IN信號。
0093當地址線ADD在時刻t4被有效時，晶體管132 (圖8)被開啟，它將高DATA—IN線108連接到節(jié)點N1。圖10的第六跡線示出了節(jié)點N1上的電壓。在時刻13，存儲元件32處于其清除狀態(tài)。在此狀態(tài)，節(jié)點N2上的電壓接地。反相器116和118由電壓Vcchg-low供電，所以節(jié)點Nl處被反相的N2電壓為Vcchg-low。在時刻U，當地址線被有效時，晶體管132被開啟且高DATA—IN線被連接到節(jié)點N1。節(jié) 點Nl已經為高電平，所以如圖10的第七跡線所示，數據輸出線DATA—OUT的狀態(tài)保持低電平且在時刻U不改變其狀態(tài)。0094將邏輯0位的數據加載到存儲元件82中是通過在時刻t5使地址線ADD無效而完成的。在陣列88的所有列都已通過這種方式加載配置數據后，電力調節(jié)器電路84在時刻t6將Vcchg從Vcchg-low升高至U Vcchg-high 。
0095圖11示出了涉及對圖8所示類型的存儲元件82進行清除和編程的示例性步驟的流程圖。
0096在步驟144，使用清除線104清除存儲元件82。在清除操作期間，可以以Vcchg-high、 Vcchg-low或其他合適的供電電壓給存儲元件82供電。
0097在步驟146，電力調節(jié)器電路84將供電電壓Vcchg從其被提高(升高)的電平Vcchg-high降低到Vcchg-low，如圖9和圖10的第一跡線中的時刻t2所示。如果由于加載存儲元件82的前一列，或因為電力調節(jié)器電路84在加電時產生初始供電電壓Vcchg-low等原因 Vcchg己經被降低，Vcchg可以保持在其被降低的Vcchg-low值。
0098在步驟148，配置數據通過路徑98和輸入106被轉移到數據加載電路96中的寄存器100中(圖7)。
0099在步驟150，控制信號在輸入110處被施加到圖7的地址解碼器102?？刂菩盘栔甘镜刂方獯a器102使所需地址線112有效以對陣列 88中存儲元件的列進行尋址。如圖8所示且結合圖9和圖10所述，使地址線ADD有效將(以反相形式)存在于每條DATA—IN線108上的數據加載到被尋址的列中與其相關的存儲元件82。在步驟146 (使 Vcchg-low降低或保持在較低供電電壓Vcchg-low)期間被執(zhí)行的操作保證反相器118的強度足夠弱以允許在步驟150期間配置數據被地址晶體管如圖8的地址晶體管132加載。
0100在步驟152，地址線ADD被無效。如果額外存儲元件將被加載，程序返回步驟148 (線156)。在貫穿步驟148、 150和152的每個循環(huán)過程中Vcchg的值優(yōu)選保持在Vcchg-low。
0101如圖9和圖10的第一跡線中時刻t6所示，當陣列88的所有列都已被加載數據時，電力調節(jié)器電路84將供電電壓Vcchg升高到 Vcchg-high (步驟154)。在此階段，存儲元件和可編程邏輯器件正常操作。包含邏輯1位的存儲元件將產生處于Vcchg-high的輸出信號。
包含邏輯0位的存儲元件將產生處于VSS的輸出信號。
0102在正常操作期間通過使用被提高的供電電壓Vcchg-high給每個存儲元件82的反相器116和118供電，由包含邏輯1配置數據位的存儲元件提供的靜態(tài)輸出信號DATA—OUT將足夠強大以控制可編程邏輯18 (圖1)如圖8的傳輸晶體管134。此外，在配置數據加載操作期間降低Vcchg保證每個地址晶體管如圖8的晶體管132足夠強大以克服被驅動到其相關節(jié)點Nl上的電壓，此電壓與反相器118的輸出反相。
0103前述的只是本發(fā)明原理的示例性闡述，并且可由本領域的技術人員做出各種修改而不脫離本發(fā)明的范圍和精神。
權利要求
1.一種集成電路，包括以時變供電電平供電的存儲元件的陣列；電力調節(jié)器電路，其在正常操作期間所用的較高供電電平和數據加載操作期間所用的較低供電電平之間改變所述供電電平；和數據加載電路，其在所述供電電平處于所述較低供電電平時將數據加載到所述存儲元件中，其中當所述供電電平處于所述較高供電電平時，至少一些被加載的存儲元件提供處于所述較高供電電平的輸出信號。
2. 根據權利要求1所述的集成電路，其中每個存儲元件包括兩個交叉耦合的反相器，每個反相器包括p溝道金屬氧化物半導體晶體管和n溝道金屬氧化物半導體晶體管，其中每個反相器中的所述p溝道金屬氧化物半導體晶體管和所述n溝道金屬氧化物半導體晶體管被串聯在正供電端和接地端之間，在所述正供電端處所述時變供電電平由所述電力調節(jié)器電路提供。
3. 根據權利要求1所述的集成電路，其進一步包括可編程邏輯，該可編程邏輯被連接到所述存儲元件且接收處于所述較高供電電平的所述輸出信號。
4. 根據權利要求1所述的集成電路，還包括具有柵極的n溝道金屬氧化物半導體傳輸晶體管，其中來自至少一些所述存儲元件的所述輸出信號被提供給所述柵極。
5. 根據權利要求l所述的集成電路，其中每個存儲元件包括由地址線控制的n溝道金屬氧化物半導體地址晶體管。
6. 根據權利要求l所述的集成電路，其中每個存儲元件包括由清除線控制的n溝道金屬氧化物半導體清除晶體管。
7. 根據權利要求1所述的集成電路，其包括可編程邏輯，該可編程邏輯由所述存儲元件的所述輸出信號控制且以小于所述較高供電電平的正供電電平供電。
8. 根據權利要求1所述的集成電路，其中所述數據包括配置數據，所述集成電路包括可編程邏輯，該可編程邏輯由所述存儲元件的所述輸出信號控制且以小于所述較高供電電平的供電電平供電；禾口所述數據加載電路中的寄存器，該寄存器串行接收所述配置數據且將所述配置數據并行提供給所述存儲元件。
9. 一種使用集成電路上的存儲元件的方法，其包括以第一供電電平對所述集成電路上的所述存儲元件供電；當所述存儲元件以所述第-供電電平供電時將數據加載到所述存儲元件中；以及以大于所述第一供電電平的第二供電電平對被加載的存儲元件供電，其中以所述第二供電電平供電的至少一些被加載的存儲元件提供處于所述第二供電電平的輸出信號。
10.根據權利要求9所述的方法，其中每個存儲元件包括兩個交叉耦合的反相器，每個交叉耦合的反相器包括p溝道金屬氧化物半導體晶體管和n溝道金屬氧化物半導體晶體管，這兩個晶體管被串聯在正供電端和接地端之間，且其中以所述第一供電電平對所述存儲元件供電包括以所述正供電端處的第一正供電電壓對所述存儲元件供電。
11,根據權利要求9所述的方法，其中每個存儲元件包括兩個交叉耦合的反相器，每個交叉耦合的反相器具有p溝道金屬氧化物半導體晶體管和n溝道金屬氧化物半導體晶體管，這兩個晶體管被串聯在正供電端和接地端之間，其中以所述第一供電電平對所述存儲元件供電包括將第一正供電電壓施加到所述正供電端，且其中以所述第二供電電平對所述被加載的存儲元件供電包括將第二正供電電壓施加到所述正供電端，其中所述第二正供電電壓大于所述第一正供電電壓。
12. 根據權利要求9所述的方法，其中每個存儲元件包括兩個交叉耦合的反相器，每個交叉耦合的反相器具有p溝道金屬氧化物半導體晶體管和n溝道金屬氧化物半導體晶體管，這兩個晶體管被串聯在正供電端和接地端之間，其中以所述第一供電電平對所述存儲元件供電包括將第一正供電電壓施加到所述正供電端，且其中以所述第二供電電平對所述被加載的存儲元件供電包括將第二正供電電壓施加到所述正供電端，其中所述第一正供電電壓小于或等于1.2伏特且所述第二正供電電壓大于1.2伏特。
13. 根據權利要求9所述的方法，其中所述集成電路為可編程邏輯器件集成電路；以及當所述存儲元件以所述第一供電電平供電時將數據加載到所述存儲元件中包括當所述存儲元件以所述第一供電電平供電時將可編程邏輯器件配置數據加載到所述存儲元件中。
14. 根據權利要求9所述的方法，其中每個存儲元件具有由地址線控制的n溝道金屬氧化物半導體地址晶體管，所述方法進一步包括當以所述第一供電電平對所述存儲元件供電時使所述地址線有效和無效以加載所述數據。
15. 根據權利要求9所述的方法，其中每個存儲元件具有n溝道清除晶體管和n溝道地址晶體管，所述方法進一步包括在將所述數據加載到所述存儲元件中之前使用所述清除晶體管清除所述存儲元件；以及當所述存儲元件以所述第一供電電壓供電時，開啟每個存儲元件的所述地址晶體管以加載數據；
16. 根據權利要求9所述的方法，其進一步包括使用所述存儲元件的所述輸出信號以配置可編程邏輯器件集成電路上的可編程邏輯。
17. —種可編程邏輯器件集成電路，其包括以第一供電電平供電的可編程邏輯，其中所述可編程邏輯包括具有柵極的金屬氧化物半導體晶體管；存儲元件，其存儲配置數據且產生相應的輸出信號，這些輸出信號被施加到所述晶體管的所述柵極上以定制所述可編程邏輯；和電力調節(jié)器電路，其在所述存儲元件被加載所述配置數據時將第二供電電平施加到所述存儲元件，且其在所述可編程邏輯集成電路的正常操作期間將第三供電電平施加到所述存儲元件，其中當儲存在給定的一個所述存儲元件中的所述配置數據為邏輯1時，由該存儲元件產生的所述輸出信號具有和所述第三供電電平相等的電平，其中所述第二供電電平小于所述第三供電電平，且其中所述第一供電電平小于所述第三供電電平。
18. 根據權利要求17所述的可編程邏輯器件集成電路，其進一步包括寄存器，所述寄存器通過數據線將所述配置數據提供給所述存儲元件，其中所述第一供電電平小于或等于1.2伏特。
19. 根據權利要求17所述的可編程邏輯器件集成電路，其進一步包括寄存器，所述寄存器通過數據線將所述配置數據提供給所述存儲元件，其中所述第一供電電平小于或等于1.2伏特且其中所述第二供電電平小于或等于1.2伏特。
20. 根據權利要求17所述的可編程邏輯器件集成電路，其進一步包括寄存器，所述寄存器通過數據線將所述配置數據提供給所述存儲元件，其中所述第一供電電平小于或等于1,2伏特，其中所述第二供電電平小于或等于1.2伏特，且其中所述第三供電電平在1,4伏特到1.7 伏特范圍內。
全文摘要
提供具有存儲元件的集成電路。所述存儲元件產生輸出信號。所述集成電路可以是包含可編程邏輯的可編程邏輯器件集成電路，此可編程邏輯包括具有柵極的晶體管。當被加載配置數據時，所述存儲元件產生輸出信號，該輸出信號被施加到所述可編程邏輯器件中所述晶體管的所述柵極以定制可編程邏輯。為保證所述可編程邏輯中的所述晶體管被合適地開啟，所述存儲元件在正常器件操作期間由被提高的供電電平供電。在數據加載操作期間，所述存儲元件的所述供電電平被減小。在加載期間減小所述存儲元件供電電平為所述存儲元件增加了寫裕量(write margin)。
文檔編號G06F7/38GK101529374SQ200680050800
公開日2009年9月9日申請日期2006年11月10日優(yōu)先權日2005年11月17日
發(fā)明者M·T·陳, 劉令時申請人:阿爾特拉公司

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